| 摘要 | 第1-5页 |
| Abstract | 第5-10页 |
| 1 绪论 | 第10-19页 |
| ·数字通信系统 | 第10-11页 |
| ·信道编码理论及其发展简史 | 第11-14页 |
| ·信道编码理论 | 第11-13页 |
| ·信道编码发展简史 | 第13-14页 |
| ·LDPC 码的研究价值及发展简史 | 第14-17页 |
| ·LDPC 码的研究价值 | 第14-15页 |
| ·LDPC 码的发展简史 | 第15-17页 |
| ·论文章节安排 | 第17-19页 |
| 2 LDPC 码基本原理 | 第19-32页 |
| ·LDPC 码的定义 | 第19-20页 |
| ·LDPC 码的表示方法 | 第20-23页 |
| ·LDPC 码的校验矩阵表示方法 | 第20-21页 |
| ·LDPC 码的二分图表示方法 | 第21-23页 |
| ·正则LDPC 码与非正则LDPC 码 | 第23-25页 |
| ·正则LDPC 码的构造方法 | 第25-27页 |
| ·Gallager 构造方法 | 第25-26页 |
| ·MacKay 构造方法 | 第26-27页 |
| ·校验矩阵的代数构造方法 | 第27页 |
| ·非正则LDPC 码的构造方法 | 第27-28页 |
| ·PEG 矩阵构造方法 | 第27-28页 |
| ·π-旋转矩阵构造法 | 第28页 |
| ·准循环构造法 | 第28页 |
| ·LDPC 码编码方法 | 第28-31页 |
| ·基于直接编码的高斯消去法 | 第28-29页 |
| ·基于近似下三角矩阵的有效编码 | 第29-31页 |
| ·本章小结 | 第31-32页 |
| 3 LDPC 码迭代译码算法 | 第32-55页 |
| ·LDPC 码硬判决译码算法 | 第32-38页 |
| ·比特翻转（BF）译码算法 | 第32-34页 |
| ·加权比特翻转（WBF）译码算法 | 第34-35页 |
| ·改进的加权比特翻转（IWBF）译码算法 | 第35-36页 |
| ·基于减少迭代次数的改进IWBF 译码算法 | 第36-37页 |
| ·LDPC 码硬判决译码算法基于误码率与译码复杂度的分析 | 第37-38页 |
| ·LDPC 码软判决译码算法 | 第38-49页 |
| ·置信传播算法（BP） | 第38-39页 |
| ·概率BP 译码算法 | 第39-42页 |
| ·LLR-BP 译码算法 | 第42-44页 |
| ·BP-Based 译码算法 | 第44-45页 |
| ·Normalized BP-Based 译码算法 | 第45-46页 |
| ·LDPC 码软判决译码算法基于误码率与译码复杂度的分析 | 第46-49页 |
| ·设计参数对LDPC 码性能影响的仿真 | 第49-54页 |
| ·仿真系统模型及其主要参数 | 第49页 |
| ·信噪比对LDPC 码的性能影响 | 第49-50页 |
| ·列重对LDPC 码的性能影响 | 第50-51页 |
| ·码长对LDPC 码的性能影响 | 第51-52页 |
| ·码率对LDPC 码的性能影响 | 第52-53页 |
| ·迭代次数对LDPC 码的性能影响 | 第53-54页 |
| ·本章小结 | 第54-55页 |
| 4 基于FPGA 的LDPC 码译码器的设计 | 第55-69页 |
| ·FPGA 开发平台及设计流程 | 第55-60页 |
| ·FPGA 概述 | 第55-56页 |
| ·FPGA 器件选择 | 第56-58页 |
| ·verilog HDL 硬件描述语言简介 | 第58-59页 |
| ·FPGA 设计流程 | 第59-60页 |
| ·LDPC 码译码器的FPGA 实现的整体设计 | 第60-61页 |
| ·LDPC 码译码模块各功能模块设计 | 第61-65页 |
| ·数据顺序重组模块 | 第61-63页 |
| ·变量节点处理模块（vnu） | 第63页 |
| ·校验节点处理模块（cnu） | 第63-64页 |
| ·码字校验模块（code_check unit） | 第64-65页 |
| ·控制信号模块（control unit） | 第65页 |
| ·译码器设计流程图及时序仿真 | 第65-67页 |
| ·本章小结 | 第67-69页 |
| 5 总结 | 第69-70页 |
| 参考文献 | 第70-73页 |
| 附录 | 第73页 |
