| 目录 | 第1-8页 |
| 摘要 | 第8-9页 |
| ABSTRACT | 第9-10页 |
| 第一章 绪论 | 第10-18页 |
| ·DSP芯片的特点和发展趋势 | 第10-11页 |
| ·DSP中的存储体系结构 | 第11-16页 |
| ·DSP存储结构的发展现状与趋势 | 第11-13页 |
| ·DSP片内Cache技术的重要性和发展要求 | 第13-16页 |
| ·相关研究 | 第16-17页 |
| ·课题的来源、目标及研究意义 | 第17页 |
| ·本文所作的研究工作 | 第17页 |
| ·论文的组织结构 | 第17-18页 |
| 第二章 YHFT_D3的存储结构分析及性能优化途径 | 第18-27页 |
| ·YHFT_D3总体结构 | 第18-19页 |
| ·YHFT_D3的片内存储子系统分析 | 第19-21页 |
| ·存储访问的数据通路 | 第19-20页 |
| ·片内两级存储器 | 第20-21页 |
| ·YHFT-D3两级Cache结构的性能优化途径分析 | 第21-27页 |
| 第三章 两级Cache结构下的存取通路优化设计 | 第27-39页 |
| ·简化YHFT-D3数据存取通道 | 第27-29页 |
| ·简化数据存储通路的总体思路 | 第27-28页 |
| ·各部件的逻辑功能划分 | 第28-29页 |
| ·L2部件相关模块的逻辑设计 | 第29-34页 |
| ·L2部件的功能模块划分 | 第29-30页 |
| ·EDMA读写模块 | 第30-32页 |
| ·L2请求读写EMIF模块 | 第32-34页 |
| ·EMIF部件相关模块的逻辑设计 | 第34-38页 |
| ·EMIF部件的功能模块划分 | 第34-35页 |
| ·EMIF_L2Buffer的逻辑设计 | 第35-38页 |
| ·仲裁器EMIF_L2_EDMA_arbitration模块的详细设计 | 第38页 |
| ·EDMA部件相关模块的修改 | 第38-39页 |
| 第四章 一级数据Cache控制器的优化设计 | 第39-53页 |
| ·单条存取指令失效延迟的降低 | 第39-42页 |
| ·两级Cache层次间的“失效流水线” | 第42-44页 |
| ·问题的提出: 减小多条存取指令失效延迟 | 第42-43页 |
| ·“失效流水线”的概念 | 第43-44页 |
| ·L1D失效流水处理机制的实现 | 第44-46页 |
| ·流水线各站详细设计 | 第46-53页 |
| ·各种状态间的转换 | 第46-49页 |
| ·Ad站和Tg站的设计 | 第49-50页 |
| ·Ht/Ms站的设计 | 第50-51页 |
| ·Data站的设计 | 第51-52页 |
| ·Wr站的设计 | 第52-53页 |
| 第五章 模拟验证 | 第53-60页 |
| ·验证方法与策略 | 第53-54页 |
| ·L2与EMIF间存取通路的模拟验证 | 第54-57页 |
| ·一级数据Cache的模拟验证 | 第57-60页 |
| 第六章 性能评测和实验结果 | 第60-68页 |
| ·直接存取通道的性能分析和实验统计结果 | 第60-64页 |
| ·一级数据Cache的性能分析和实验统计结果 | 第64-68页 |
| 结束语 | 第68-70页 |
| 致谢 | 第70-71页 |
| 硕士研究生期间发表的论文 | 第71-72页 |
| 参考文献 | 第72-73页 |
