基于DTMB标准的LDPC译码器的研究
| 摘要 | 第1-5页 |
| Abstract | 第5-9页 |
| 第1章 绪论 | 第9-13页 |
| ·选题背景及意义 | 第9-10页 |
| ·国内外研究现状 | 第10-12页 |
| ·课题的主要研究工作 | 第12-13页 |
| 第2章 LDPC译码算法分析 | 第13-24页 |
| ·LDPC译码算法 | 第13-17页 |
| ·LDPC码的基本概念 | 第13-14页 |
| ·硬判决译码算法 | 第14页 |
| ·信息传递算法 | 第14-16页 |
| ·BF算法和MP算法性能对比 | 第16-17页 |
| ·Log-MP算法及其改进算法 | 第17-22页 |
| ·Log-MP算法 | 第18-19页 |
| ·最小和译码算法 | 第19-20页 |
| ·最小和修正因子译码算法 | 第20-21页 |
| ·MP算法及其改进算法性能对比 | 第21-22页 |
| ·译码算法复杂度的对比 | 第22-23页 |
| ·本章小结 | 第23-24页 |
| 第3章 系统总体设计 | 第24-40页 |
| ·译码器的设计目标 | 第24页 |
| ·FPGA芯片选取 | 第24-25页 |
| ·基于DTMB的LDPC译码器的设计 | 第25-39页 |
| ·译码器总体设计 | 第25-30页 |
| ·比特节点更新模块 | 第30-31页 |
| ·校验节点更新模块 | 第31-34页 |
| ·FSM_CTRL模块 | 第34-36页 |
| ·矩阵校验模块 | 第36页 |
| ·数据存储模块 | 第36-38页 |
| ·LUT的设计 | 第38-39页 |
| ·时序设计 | 第39页 |
| ·本章小结 | 第39-40页 |
| 第4章 系统的仿真结果及分析 | 第40-49页 |
| ·仿真系统的建立 | 第40-42页 |
| ·迭代次数对译码性能的影响 | 第42-44页 |
| ·译码器的FPGA仿真 | 第44-48页 |
| ·待译码码字的产生 | 第44-45页 |
| ·译码器的RTL实现 | 第45页 |
| ·译码器功能仿真 | 第45-46页 |
| ·译码器综合仿真 | 第46页 |
| ·译码器误码率仿真 | 第46-48页 |
| ·性能分析 | 第48-49页 |
| 第5章 总结与展望 | 第49-51页 |
| ·本文所完成的工作 | 第49页 |
| ·改进与展望 | 第49-51页 |
| 参考文献 | 第51-54页 |
| 致谢 | 第54-55页 |
| 攻读硕士学位期间发表的学术论文 | 第55页 |
