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8位高速低功耗SAR ADC的设计

摘要第5-6页
Abstract第6页
第一章 绪论第10-16页
    1.1 研究背景与意义第10-11页
    1.2 国内外研究现状第11-14页
        1.2.1 性能指标第11-13页
        1.2.2 工艺节点第13-14页
    1.3 论文主要研究内容第14页
    1.4 论文组织结构第14-16页
第二章 高速SAR ADC概述第16-26页
    2.1 SAR ADC的主要性能参数第16-19页
        2.1.1 基本性能参数第16页
        2.1.2 静态性能参数第16-18页
        2.1.3 动态性能参数第18-19页
        2.1.4 综合性能参数第19页
    2.2 SAR ADC的工作原理第19-21页
    2.3 单通道SAR ADC的提速技术综述第21-25页
        2.3.1 异步时序第21-22页
        2.3.2 关键路径的延迟优化第22-23页
        2.3.3 去复位相结构第23-24页
        2.3.4 混合结构第24-25页
    2.4 本章小结第25-26页
第三章 系统级设计第26-42页
    3.1 SAR ADC系统结构第26-27页
    3.2 非理想因素的分析与讨论第27-34页
        3.2.1 CDAC间的失配第28-29页
        3.2.2 CDAC建立误差第29-31页
        3.2.3 单位电容的失配第31-32页
        3.2.4 比较器的失调电压第32-33页
        3.2.5 比较器的随机噪声第33-34页
    3.3 关键单元指标的计算第34-38页
        3.3.1 采样网络第34-37页
        3.3.2 CDAC单位电容的选取第37页
        3.3.3 比较器的建立速度与精度要求第37-38页
    3.4 基于中间比较器的全后台高能效失调校准方法第38-40页
        3.4.1 外侧比较器失调校准第38-39页
        3.4.2 中间比较器失调校准第39-40页
    3.5 本章小结第40-42页
第四章 电路设计及仿真第42-68页
    4.1 采样开关设计第42-46页
    4.2 CDAC设计第46-52页
        4.2.1 带一位冗余的二进制SIG-CDAC的设计第46-51页
        4.2.2 REF-CDAC的设计第51-52页
    4.3 高速低功耗比较器的设计第52-59页
        4.3.1 动态比较器的设计第52-55页
        4.3.2 基于中间比较器的全后台高能效失调校准电路第55-58页
        4.3.3 比较器噪声考虑第58-59页
    4.4 异步SAR逻辑电路的设计第59-64页
        4.4.1 电平触发式锁存器电路第60页
        4.4.2 锁存器使能信号产生电路第60-61页
        4.4.3 REF-CDAC逻辑控制电路第61-62页
        4.4.4 基于中间比较器的异步自时钟电路第62-63页
        4.4.5 全局时钟产生电路第63-64页
    4.5 数字误差校正电路第64-65页
    4.6 整体功能及性能仿真第65-67页
    4.7 本章小结第67-68页
第五章 版图设计与后仿验证第68-78页
    5.1 版图非理想因素第68-70页
        5.1.1 噪声第68-69页
        5.1.2 匹配性第69页
        5.1.3 闩锁效应第69页
        5.1.4 版图效应第69-70页
    5.2 关键模块版图设计第70-73页
        5.2.1 采样开关的版图设计第70页
        5.2.2 CDAC的版图设计第70-71页
        5.2.3 高速比较器的版图设计第71-72页
        5.2.4 数字电路的版图设计第72-73页
    5.3 系统版图布局第73页
    5.4 系统版图后仿第73-77页
    5.5 本章小结第77-78页
第六章 总结与展望第78-80页
    6.1 总结第78页
    6.2 展望第78-80页
致谢第80-82页
参考文献第82-86页
作者简介第86页

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