| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 引言 | 第9-13页 |
| 0.1 概述 | 第9-10页 |
| 0.2 光耦隔离器 | 第10-11页 |
| 0.3 磁耦隔离与光耦隔离的比较 | 第11-13页 |
| 第1章 DC-DC双通道数字隔离器的特点 | 第13-14页 |
| 第2章 整体设计框图 | 第14-16页 |
| 2.1 整体结构框图 | 第14页 |
| 2.2 编码电路框图 | 第14-15页 |
| 2.3 译码电路框图 | 第15-16页 |
| 第3章 主要器件的分立设计原理 | 第16-39页 |
| 3.1 CMOS反相器 | 第16-25页 |
| 3.1.1 CMOS反相器的设计要求 | 第16-17页 |
| 3.1.2 CMOS反相器的特点 | 第17页 |
| 3.1.3 CMOS反相器的静态特性 | 第17-19页 |
| 3.1.4 CMOS反相器的动态特性 | 第19-25页 |
| 3.2 与非门、或非门的设计 | 第25-28页 |
| 3.2.1 PMOS管和NMOS管的尺寸相同 | 第25-26页 |
| 3.2.2 PMOS和NMOS的导电因子相同 | 第26-27页 |
| 3.2.3 按串联的管子增大N倍以提高速度 | 第27页 |
| 3.2.4 使上升时间下降时间相同(全对称设计) | 第27-28页 |
| 3.3 异或门的设计 | 第28-29页 |
| 3.4 施密特触发器 | 第29-31页 |
| 3.4.1 施密特触发器的基本原理 | 第29-30页 |
| 3.4.2 定性分析 | 第30页 |
| 3.4.3 主要参数公式与调节 | 第30-31页 |
| 3.5 由钟控门和反相器组成的锁存器FN | 第31-32页 |
| 3.6 D触发器 | 第32-34页 |
| 3.7 输入、输出缓冲级 | 第34-37页 |
| 3.7.1 输入缓冲级 | 第34-35页 |
| 3.7.2 输出缓冲级 | 第35-37页 |
| 3.8 输入保护电路 | 第37-39页 |
| 第4章 主要模块的电路设计与仿真 | 第39-55页 |
| 4.1 沿检测电路 | 第39-40页 |
| 4.2 计时器与看门狗电路 | 第40-43页 |
| 4.3 单脉冲与双脉冲形成 | 第43-46页 |
| 4.4 输出逻辑选择器 | 第46-48页 |
| 4.5 译码电路 | 第48-52页 |
| 4.6 译码波形与看门狗信号的叠加 | 第52-53页 |
| 4.7 偏置电路 | 第53-55页 |
| 第5章 编码电路与解码电路的整体结构和数据仿真 | 第55-67页 |
| 5.1 编码电路ENCODER | 第55-56页 |
| 5.2 译码电路DECODER | 第56-58页 |
| 5.3 整体电路的逻辑时序仿真 | 第58-59页 |
| 5.4 整体电路的仿真 | 第59-62页 |
| 5.4.1 工作电流I_(DD) | 第59-60页 |
| 5.4.2 传输延迟t_(PHL)、t_(PLH)和传输延迟偏差t_(PSK) | 第60页 |
| 5.4.3 上升时间t_R和下降时间t_F | 第60-61页 |
| 5.4.4 其他数据定义 | 第61-62页 |
| 5.5 不同应用环境下的具体仿真数据表格 | 第62-67页 |
| 5.5.1 V_(DD1)=SV,V_(DD2)=5V条件下 | 第62-63页 |
| 5.5.2 V_(DD1)=3V,V_(DD2)=3V条件下 | 第63-64页 |
| 5.5.3 V_(DD1)=5V,V_(DD2)=3V条件下 | 第64-65页 |
| 5.5.4 V_(DD1)=3V,V_(DD2)=5V条件下 | 第65-67页 |
| 第6章 版图设计 | 第67-68页 |
| 第7章 结论 | 第68-70页 |
| 致谢 | 第70-71页 |
| 参考文献 | 第71-72页 |
