| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第1章 绪论 | 第9-16页 |
| 1.1 课题研究背景 | 第9-10页 |
| 1.2 国内外研究现状 | 第10-12页 |
| 1.3 LDPC码的性能特点及其与Turbo码的对比分析 | 第12-13页 |
| 1.4 LDPC码的应用 | 第13-15页 |
| 1.5 本论文的研究内容及结构安排 | 第15-16页 |
| 第2章 LDPC码基本理论及EG-LDPC码校验矩阵H的构造方法 | 第16-27页 |
| 2.1 LDPC的定义及其泰纳图表示 | 第16-18页 |
| 2.2 不规则LDPC码 | 第18-20页 |
| 2.3 LDPC码性能的分析 | 第20-21页 |
| 2.4 欧式几何 | 第21-22页 |
| 2.5 LDPC码的几何构造方法 | 第22-26页 |
| 2.6 本章小结 | 第26-27页 |
| 第3章 LDPC码编译码算法 | 第27-43页 |
| 3.1 LDPC码的编码算法 | 第27-33页 |
| 3.1.1 基于高斯消元法的编码方法 | 第27-28页 |
| 3.1.2 近似下三角的编码方法 | 第28-29页 |
| 3.1.3 基于生成矩阵G的QC-LDPC码编码方法 | 第29-33页 |
| 3.2 LDPC的译码算法 | 第33-41页 |
| 3.2.1 概率域BP算法 | 第33-35页 |
| 3.2.2 对数域BP算法 | 第35-37页 |
| 3.2.3 最小和译码算法和规范化最小和译码算法 | 第37-39页 |
| 3.2.4 基于TDMP的规范化最小和译码算法 | 第39-40页 |
| 3.2.5 误码性能对比及分析 | 第40-41页 |
| 3.3 本章小结 | 第41-43页 |
| 第4章 EG(1023,781) LDPC码编解码FPGA实现 | 第43-57页 |
| 4.1 硬件平台简介 | 第43-44页 |
| 4.2 量化方案的确定 | 第44页 |
| 4.3 编码的实现 | 第44-47页 |
| 4.4 TDMP译码算法的硬件实现 | 第47-56页 |
| 4.4.1 最小值和次小值求取电路的原理和仿真结果 | 第48-50页 |
| 4.4.2 校验节点处理器的基本原理和仿真结果 | 第50-52页 |
| 4.4.3 存储单元的设计 | 第52-54页 |
| 4.4.4 译码器的工作过程、译码器的仿真结果和实测 | 第54-56页 |
| 4.5 本章小结 | 第56-57页 |
| 结论 | 第57-58页 |
| 参考文献 | 第58-62页 |
| 攻读硕士期间发表的论文 | 第62-63页 |
| 致谢 | 第63页 |
