| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第一章 绪论 | 第9-14页 |
| 1.1 课题研究背景和意义 | 第9-10页 |
| 1.2 PCI Express总线技术的特点 | 第10-11页 |
| 1.3 PCIE总线与DMA控制器的集成设计 | 第11页 |
| 1.4 主要研究内容与章节安排 | 第11-14页 |
| 第二章 PCI Express总线协议与DMA控制器原理 | 第14-28页 |
| 2.1 PCI Express总线拓扑结构与层次结构 | 第14-16页 |
| 2.2 PCI Express总线的事务机制 | 第16-22页 |
| 2.2.1 事务层TLP结构 | 第16-18页 |
| 2.2.2 PCI Express事务类型 | 第18-19页 |
| 2.2.3 TLP事务标头配置 | 第19-22页 |
| 2.2.4 TLP路由方式 | 第22页 |
| 2.3 PCI Express配置空间 | 第22-25页 |
| 2.4 DMA控制器工作原理 | 第25-27页 |
| 2.4.1 DMA控制器的工作原理 | 第25-26页 |
| 2.4.2 DMA传输类型 | 第26-27页 |
| 2.5 本章小结 | 第27-28页 |
| 第三章 基于FPGA的逻辑控制设计 | 第28-58页 |
| 3.1 PCI Express总线控制接.设计 | 第29-38页 |
| 3.1.1 PCIe IP核设计 | 第30-32页 |
| 3.1.2 PCIe事务层逻辑设计 | 第32-38页 |
| 3.2 DMA控制器逻辑设计 | 第38-47页 |
| 3.2.1 DMA的配置寄存器设计 | 第39-40页 |
| 3.2.2 DMA的事务控制逻辑设计 | 第40-43页 |
| 3.2.3 DMA的中断控制设计 | 第43-44页 |
| 3.2.4 DMA的存储接口缓冲模块设计 | 第44-47页 |
| 3.3 DDR2 SDRAM控制器模块设计 | 第47-52页 |
| 3.3.1 MIG IP核设计 | 第48-50页 |
| 3.3.2 MIG核设计修改与仿真 | 第50-52页 |
| 3.4 模块接口时序 | 第52-57页 |
| 3.4.1 寄存器操作时序 | 第52-53页 |
| 3.4.2 DMA控制模块读时序 | 第53-54页 |
| 3.4.3 DMA控制模块写时序 | 第54-55页 |
| 3.4.4 存储缓冲模块读写事务时序 | 第55-57页 |
| 3.5 本章小结 | 第57-58页 |
| 第四章 系统功能验证与整体测试 | 第58-69页 |
| 4.1 验证和测试环境的搭建 | 第58-62页 |
| 4.1.1 硬件测试平台 | 第58-60页 |
| 4.1.2 软件测试环境 | 第60-62页 |
| 4.2 PCIe总线的数据传输验证 | 第62-63页 |
| 4.3 DDR2 SDRAM数据读写测试 | 第63页 |
| 4.4 DMA读写事务测试 | 第63-68页 |
| 4.4.1 PCIe总线驱动测试 | 第64页 |
| 4.4.2 DMA写事务 | 第64-66页 |
| 4.4.3 DMA读事务 | 第66-67页 |
| 4.4.4 DMA读写数据正确性和传输速率 | 第67-68页 |
| 4.5 本章小结 | 第68-69页 |
| 第五章 总结与展望 | 第69-71页 |
| 5.1 总结 | 第69-70页 |
| 5.2 下一步工作 | 第70-71页 |
| 致谢 | 第71-72页 |
| 参考文献 | 第72-74页 |