摘要 | 第5-7页 |
ABSTRACT | 第7-8页 |
符号对照表 | 第12-13页 |
缩略语对照表 | 第13-17页 |
第一章 绪论 | 第17-21页 |
1.1 选题背景 | 第17页 |
1.2 国内外发展现状 | 第17-19页 |
1.3 论文主要工作 | 第19页 |
1.4 论文的组织结构 | 第19-21页 |
第二章 MIPS相关理论与技术 | 第21-35页 |
2.1 哈佛结构和冯·诺依曼结构 | 第21-22页 |
2.2 MIPS32的指令集架构 | 第22-31页 |
2.2.1 MIPS结构中的流水线设计 | 第22-23页 |
2.2.2 寄存器 | 第23-24页 |
2.2.3 指令格式与寻址方式 | 第24-25页 |
2.2.4 存储器中数据的存放形式 | 第25-26页 |
2.2.5 MIPS32指令分类 | 第26-31页 |
2.3 协处理器(CPO) | 第31-32页 |
2.4 MIPS架构中的Cache设计 | 第32页 |
2.5 本章小结 | 第32-35页 |
第三章 流水线的功能需求与问题分析 | 第35-47页 |
3.1 概述 | 第35页 |
3.2 总体需求分析 | 第35-36页 |
3.3 流水线各阶段的功能需求 | 第36-38页 |
3.3.1 取指阶段 | 第36-37页 |
3.3.2 译码阶段 | 第37页 |
3.3.3 执行阶段 | 第37-38页 |
3.3.4 访存阶段 | 第38页 |
3.3.5 回写阶段 | 第38页 |
3.4 流水线中的相关问题分析 | 第38-43页 |
3.4.1 数据相关及处理机制 | 第39-41页 |
3.4.2 结构相关及处理机制 | 第41-42页 |
3.4.3 控制相关及处理机制 | 第42-43页 |
3.5 MIPS32处理器中的异常分析 | 第43-46页 |
3.5.1 精确异常 | 第43-44页 |
3.5.2 异常处理过程 | 第44-46页 |
3.6 本章总结 | 第46-47页 |
第四章 流水线模块化设计与实现 | 第47-67页 |
4.1 取指阶段的实现 | 第47-49页 |
4.1.1 PC模块的设计 | 第47-49页 |
4.1.2 IF/ID寄存器的设计思路 | 第49页 |
4.2 译码阶段的实现 | 第49-52页 |
4.2.1 ID模块的设计 | 第49-50页 |
4.2.2 转移指令在译码阶段的实现过程 | 第50-51页 |
4.2.3 Regfile模块设计 | 第51-52页 |
4.3 执行阶段的实现 | 第52-58页 |
4.3.1 DIV模块的设计 | 第53-55页 |
4.3.2 EX模块设计 | 第55-58页 |
4.3.3 EX/MEM寄存器的设计 | 第58页 |
4.4 访存阶段的实现 | 第58-62页 |
4.4.1 存储器访问指令的访存过程 | 第59-60页 |
4.4.2 异常相关指令的访存过程 | 第60-62页 |
4.4.3 数据存储器RAM的设计 | 第62页 |
4.5 回写阶段的实现 | 第62-65页 |
4.6 本章小结 | 第65-67页 |
第五章 微处理器流水线模块的功能仿真 | 第67-77页 |
5.1 仿真环境介绍 | 第67页 |
5.2 取指阶段的仿真结果与分析 | 第67-68页 |
5.2.1 PC模块的仿真 | 第67-68页 |
5.2.2 指令在流水线中的传递 | 第68页 |
5.3 译码阶段的仿真结果与分析 | 第68-69页 |
5.3.1 ID模块的仿真 | 第68-69页 |
5.3.2 寄存器模块的数据读写与流水线中的数据相关仿真 | 第69页 |
5.4 执行阶段的仿真结果与分析 | 第69-72页 |
5.4.1 EX模块的仿真 | 第69-71页 |
5.4.2 DIV模块的仿真 | 第71-72页 |
5.5 访存阶段的仿真结果与分析 | 第72-73页 |
5.5.1 RAM模块的仿真结果 | 第72页 |
5.5.2 存储器访问指令译码过程的仿真 | 第72-73页 |
5.5.3 异常相关的仿真结果 | 第73页 |
5.6 回写阶段的仿真结果与分析 | 第73-75页 |
5.6.1 CPO模块的数据仿真 | 第73-74页 |
5.6.2 LLbit模块的数据仿真 | 第74-75页 |
5.7 本章小结 | 第75-77页 |
第六章 总结与展望 | 第77-79页 |
6.1 总结 | 第77页 |
6.2 展望 | 第77-79页 |
参考文献 | 第79-81页 |
致谢 | 第81-83页 |
作者简介 | 第83页 |
1. 基本情况 | 第83页 |
2. 教育背景 | 第83页 |