基于DDS和PLL的低相噪频率合成器的优化设计
| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 1 绪论 | 第8-14页 |
| 1.1 频率合成技术概述 | 第8-11页 |
| 1.2 锁相式频率合成技术的发展和应用 | 第11-12页 |
| 1.3 课题研究背景和意义 | 第12-13页 |
| 1.4 本文内容 | 第13-14页 |
| 2 锁相环(PLL)基本技术理论 | 第14-25页 |
| 2.1 锁相环路的基本理论 | 第14-17页 |
| 2.2 锁相环的传函分析 | 第17-18页 |
| 2.3 锁相环(PLL)相位噪声分析 | 第18-21页 |
| 2.4 锁相环(PLL)杂散特性分析 | 第21-23页 |
| 2.5 直接数字合成原理 | 第23-24页 |
| 2.6 本章小结 | 第24-25页 |
| 3 方案分析与系统实现 | 第25-47页 |
| 3.1 方案分析比较 | 第25-31页 |
| 3.2 系统的分布实现 | 第31-46页 |
| 3.3 本章小结 | 第46-47页 |
| 4 频率合成器的调试与测试 | 第47-56页 |
| 4.1 系统调试 | 第47-49页 |
| 4.2 系统测试 | 第49-53页 |
| 4.3 测试结果总结 | 第53页 |
| 4.4 方案改进 | 第53-54页 |
| 4.5 本章小结 | 第54-56页 |
| 5 总结和展望 | 第56-58页 |
| 5.1 总结 | 第56页 |
| 5.2 展望 | 第56-58页 |
| 致谢 | 第58-59页 |
| 参考文献 | 第59-62页 |
| 附录 攻读硕士学位期间完成的研究成果 | 第62页 |
