| 摘要 | 第3-4页 |
| ABSTRACT | 第4-5页 |
| 目录 | 第6-9页 |
| 图录 | 第9-11页 |
| 表录 | 第11-12页 |
| 第一章 绪论 | 第12-16页 |
| 1.1 引言 | 第12页 |
| 1.2 众核处理器简介 | 第12-13页 |
| 1.3 视频转码研究现状 | 第13-14页 |
| 1.4 论文的主要内容与章节安排 | 第14-16页 |
| 第二章 H.264 并行编解码研究现状以及 Tile 平台简介 | 第16-30页 |
| 2.1 H.264 编解码关键技术 | 第16-21页 |
| 2.1.1 帧间预测 | 第16-17页 |
| 2.1.2 帧内预测 | 第17-19页 |
| 2.1.3 变换与量化 | 第19页 |
| 2.1.4 去块滤波 | 第19-20页 |
| 2.1.5 熵编码 | 第20-21页 |
| 2.2 H.264 并行编解码研究现状 | 第21-24页 |
| 2.2.1 并行解码研究现状 | 第21-23页 |
| 2.2.2 并行编码研究现状 | 第23-24页 |
| 2.3 Tile 平台及其优化简介 | 第24-29页 |
| 2.3.1 Tile-Gx36 处理器简介 | 第24-26页 |
| 2.3.2 Tilera 任务调度器 | 第26-28页 |
| 2.3.3 SIMD 指令优化 | 第28-29页 |
| 2.4 本章小结 | 第29-30页 |
| 第三章 H.264 并行解码设计与实现 | 第30-45页 |
| 3.1 并行解码方案设计 | 第30-41页 |
| 3.1.1 帧内并行 | 第30-38页 |
| 3.1.2 帧间并行 | 第38-41页 |
| 3.2 基于众核处理器的并行解码实现 | 第41-44页 |
| 3.2.1 解码器执行流程 | 第41-42页 |
| 3.2.2 重建暂存缓冲设计 | 第42-44页 |
| 3.3 本章小结 | 第44-45页 |
| 第四章 H.264 并行编码设计与实现 | 第45-59页 |
| 4.1 并行编码方案设计 | 第45-49页 |
| 4.1.1 条带级并行 | 第45-46页 |
| 4.1.2 帧级并行 | 第46页 |
| 4.1.3 帧级与条带级并行 | 第46-49页 |
| 4.2 基于众核处理器的并行编码实现 | 第49-55页 |
| 4.2.1 编码器执行流程 | 第49-51页 |
| 4.2.2 编码器存储设计 | 第51-55页 |
| 4.3 基于众核处理器的超高清编码系统实现 | 第55-58页 |
| 4.3.1 原始图像序列缓存管理 | 第55-57页 |
| 4.3.2 码流 FIFO 控制管理 | 第57-58页 |
| 4.4 本章小结 | 第58-59页 |
| 第五章 基于 Tile 平台的编转码系统实现与性能测试 | 第59-81页 |
| 5.1 编解码优化与性能测试 | 第59-74页 |
| 5.1.1 单核 SIMD 指令优化 | 第59-62页 |
| 5.1.2 H.264 解码性能测试与分析 | 第62-70页 |
| 5.1.3 H.264 编码性能测试与分析 | 第70-74页 |
| 5.2 超高清编码系统实现与性能测试 | 第74-76页 |
| 5.2.1 基于 Tile 平台的超高清编码系统实现 | 第74-75页 |
| 5.2.2 性能测试与分析 | 第75-76页 |
| 5.3 高清转码系统实现与性能测试 | 第76-80页 |
| 5.3.1 基于 Tile 平台的转码器实现 | 第76-77页 |
| 5.3.2 性能测试与分析 | 第77-80页 |
| 5.4 本章小结 | 第80-81页 |
| 第六章 总结与展望 | 第81-83页 |
| 6.1 总结 | 第81页 |
| 6.2 展望 | 第81-83页 |
| 参考文献 | 第83-87页 |
| 致谢 | 第87-88页 |
| 攻读硕士学位期间已发表或录用的论文 | 第88-90页 |
