摘要 | 第5-6页 |
ABSTRACT | 第6-7页 |
符号对照表 | 第13-14页 |
缩略语对照表 | 第14-18页 |
第一章 绪论 | 第18-24页 |
1.1 论文的背景与意义 | 第18-19页 |
1.2 时间数字转换器发展历史与研究现状 | 第19-21页 |
1.2.1 时间数字转换器的发展历史 | 第19-20页 |
1.2.2 时间数字转换器的研究现状 | 第20-21页 |
1.3 本文的研究目标及主要内容 | 第21-22页 |
1.4 论文的组织结构 | 第22-24页 |
第二章 时间数字转换器的理论基础 | 第24-40页 |
2.1 时间数字转换器的工作原理 | 第24页 |
2.2 时间数字转换器与模数转换器的比较 | 第24-27页 |
2.2.1 模数转换器的简介 | 第24-26页 |
2.2.2 时间数字转换器与模数转换器的具体对比 | 第26-27页 |
2.3 时间数字转换器的主要性能参数 | 第27-32页 |
2.4 时间数字转换器的主要结构 | 第32-39页 |
2.4.1 计数器型时间数字转换器 | 第32-33页 |
2.4.2 延时链时间数字转换器(快闪型) | 第33-34页 |
2.4.3 游尺延时链型时间数字转换器 | 第34-36页 |
2.4.4 环形时间数字转换器 | 第36-37页 |
2.4.5 Coarse-Fine型时间数字转换器 | 第37-38页 |
2.4.6 基于GRO的Sigma-Delta型TDC | 第38-39页 |
2.5 本章小结 | 第39-40页 |
第三章 流水线型时间数字转换器总体设计 | 第40-60页 |
3.1 流水线型时间数字转换器概述 | 第40-42页 |
3.2 子TDC结构 | 第42-43页 |
3.3 子时间数字转换器与余量增益放大器 | 第43页 |
3.4 数字冗余位校正算法 | 第43-45页 |
3.5 流水线TDC的误差 | 第45-47页 |
3.5.1 失调误差 | 第45-46页 |
3.5.2 增益误差 | 第46-47页 |
3.6 流水线级数与分辨率的优化 | 第47-49页 |
3.7 流水线TDC的数字校准技术 | 第49-51页 |
3.7.1 前台校准技术 | 第49-50页 |
3.7.2 后台校准技术 | 第50-51页 |
3.8 流水线TDC总体电路结构 | 第51-58页 |
3.8.1 1.5 位/级子级结构 | 第51-53页 |
3.8.2 子级位数的提高 | 第53页 |
3.8.3 2.5 位/级子级结构 | 第53-57页 |
3.8.4 流水线型TDC动态范围的扩展 | 第57-58页 |
3.9 本章小结 | 第58-60页 |
第四章 流水线型TDC核心电路的设计 | 第60-84页 |
4.1 时间放大器的设计 | 第60-75页 |
4.1.1 基于受控放电原理的时间放大器 | 第60-62页 |
4.1.2 基于SR-latch的时间放大器 | 第62-67页 |
4.1.3 时间放大器输入范围的扩展 | 第67-68页 |
4.1.4 时间放大器的增益校准 | 第68-72页 |
4.1.5 SR-latch型时间放大器的版图与整体仿真 | 第72-75页 |
4.2 边沿比较器的电路设计 | 第75-80页 |
4.3 数据选择器与电平转换器设计 | 第80-82页 |
4.3.1 数据选择器电路设计 | 第80-81页 |
4.3.2 电平转换器电路设计 | 第81-82页 |
4.4 本章小结 | 第82-84页 |
第五章 其他关键模块设计及整体电路仿真 | 第84-110页 |
5.1 延时链抗PVT设计 | 第84-93页 |
5.1.1 基于DLL环路的抗PVT电路 | 第84-86页 |
5.1.2 基于LDO的抗PVT电路 | 第86-93页 |
5.2 输出编码电路设计 | 第93-96页 |
5.2.1 延迟寄存器阵列的设计 | 第94-95页 |
5.2.2 全加器组的设计 | 第95-96页 |
5.3 流水线型TDC的余量校准 | 第96-102页 |
5.3.1 前台校准流程介绍 | 第96-98页 |
5.3.2 2.5位/级流水线型TDC的前台校准 | 第98-102页 |
5.4 流水线型TDC的整体仿真 | 第102-109页 |
5.5 本章小结 | 第109-110页 |
第六章 总结与展望 | 第110-112页 |
6.1 总结 | 第110页 |
6.2 展望 | 第110-112页 |
参考文献 | 第112-116页 |
致谢 | 第116-118页 |
作者简介 | 第118-119页 |