基于FPGA的卷积神经网络加速器
| 致谢 | 第4-5页 |
| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第一章 绪论 | 第9-14页 |
| 1.1 课题研究背景及意义 | 第9页 |
| 1.2 国内外研究现状 | 第9-12页 |
| 1.2.1 卷积神经网络应用 | 第9-11页 |
| 1.2.2 卷积神经网络实现方式 | 第11-12页 |
| 1.3 本文主要工作与内容安排 | 第12-14页 |
| 第二章 卷积神经网络计算模型分析 | 第14-34页 |
| 2.1 卷积神经网络前向传播模型 | 第14-17页 |
| 2.2 卷积计算并行性分析 | 第17-32页 |
| 2.2.1 卷积计算并行性 | 第18-19页 |
| 2.2.2 卷积窗口内部并行实现分析 | 第19-21页 |
| 2.2.3 相同特征图卷积窗口间并行实现分析 | 第21-25页 |
| 2.2.4 不同输入特征图卷积窗口并行 | 第25-27页 |
| 2.2.5 输出特征图并行 | 第27-29页 |
| 2.2.6 并行性组合 | 第29-32页 |
| 2.3 激活函数实现分析 | 第32-33页 |
| 2.4 本章小结 | 第33-34页 |
| 第三章 基于FPGA的加速器设计 | 第34-48页 |
| 3.1 整体框架 | 第34页 |
| 3.2 通用的卷积运算单元 | 第34-45页 |
| 3.2.1 基本结构 | 第35-36页 |
| 3.2.2 基本运算实现过程 | 第36-37页 |
| 3.2.3 缓存结构 | 第37-40页 |
| 3.2.4 并行度提升 | 第40-43页 |
| 3.2.5 全连接层优化 | 第43-45页 |
| 3.3 激活函数 | 第45页 |
| 3.4 CNN计算单元完整流水线 | 第45-46页 |
| 3.5 本章小结 | 第46-48页 |
| 第四章 实验与结果分析 | 第48-53页 |
| 4.1 实验应用及网络结构 | 第48-49页 |
| 4.1.1 MNIST手写数字数据库 | 第48页 |
| 4.1.2 手写数字字符识别网络 | 第48-49页 |
| 4.2 实验平台与实验环境 | 第49页 |
| 4.3 实验实现结构 | 第49-51页 |
| 4.4 实验结果分析 | 第51-52页 |
| 4.5 本章小结 | 第52-53页 |
| 第五章 结论 | 第53-54页 |
| 参考文献 | 第54-57页 |
| 攻读学位期间发表的论文 | 第57页 |
