| 摘要 | 第5-7页 |
| Abstract | 第7-9页 |
| 第1章 绪论 | 第18-30页 |
| 1.1 SerDes传输系统 | 第18-20页 |
| 1.2 国内外研究现状 | 第20-23页 |
| 1.3 设计面临的挑战 | 第23-24页 |
| 1.4 论文研究内容 | 第24-25页 |
| 1.5 论文结构 | 第25页 |
| 1.6 参考文献 | 第25-30页 |
| 第2章 时钟数据恢复电路的结构及性能指标 | 第30-46页 |
| 2.1 时钟数据恢复电路结构 | 第30-32页 |
| 2.1.1 开环结构的时钟数据恢复电路 | 第30-31页 |
| 2.1.2 基于锁相环的时钟数据恢复电路结构 | 第31-32页 |
| 2.1.3 全速率和半速率时钟数据恢复电路结构 | 第32页 |
| 2.2 电荷泵锁相环的基本原理 | 第32-36页 |
| 2.2.1 电荷泵锁相环的基本结构 | 第33页 |
| 2.2.2 电荷泵锁相环的线性化模型 | 第33-34页 |
| 2.2.3 电荷泵锁相环的稳定性分析 | 第34-36页 |
| 2.3 时钟数据恢复电路主要性能指标 | 第36-42页 |
| 2.3.1 抖动和相位噪声的定义 | 第37-40页 |
| 2.3.2 抖动和相位噪声之间的关系 | 第40页 |
| 2.3.3 时钟数据恢复电路的抖动特性 | 第40-42页 |
| 2.4 本章小结 | 第42页 |
| 2.5 参考文献 | 第42-46页 |
| 第3章 基于锁相环型时钟数据恢复电路基本模块设计 | 第46-64页 |
| 3.1 基于随机数据的PFD | 第46-54页 |
| 3.1.1 PD的类型 | 第46-47页 |
| 3.1.2 线性PD | 第47-48页 |
| 3.1.3 非线性PD | 第48-52页 |
| 3.1.4 全速率FD | 第52-54页 |
| 3.2 压控振荡器 | 第54-59页 |
| 3.2.1 振荡器振荡原理 | 第54-55页 |
| 3.2.2 振荡器结构 | 第55-56页 |
| 3.2.3 压控振荡器的性能参数 | 第56-57页 |
| 3.2.4 环形振荡器延迟单元设计 | 第57-59页 |
| 3.3 Ⅴ/Ⅰ转换器和环路滤波器 | 第59-61页 |
| 3.4 本章小结 | 第61页 |
| 3.5 参考文献 | 第61-64页 |
| 第4章 高速分接器的低功耗设计 | 第64-80页 |
| 4.1 功耗概述 | 第64-65页 |
| 4.2 降低电压 | 第65-66页 |
| 4.3 降低电流 | 第66-77页 |
| 4.3.1 系统结构的选择 | 第66-72页 |
| 4.3.1.1 分接器的基本结构 | 第66-69页 |
| 4.3.1.2 不同结构分接器的功耗比较 | 第69-72页 |
| 4.3.2 电路结构的选择 | 第72-77页 |
| 4.3.2.1 常用锁存器电路的设计 | 第72-76页 |
| 4.3.2.2 锁存器的选择 | 第76-77页 |
| 4.3.3 晶体管参数设计 | 第77页 |
| 4.5 本章小结 | 第77页 |
| 4.6 参考文献 | 第77-80页 |
| 第5章 12.5Gb/s SerDes接收机系统电路设计 | 第80-108页 |
| 5.1 12.5 Gb/s基于PLL的CDR电路设计 | 第80-95页 |
| 5.1.1 PFD设计 | 第81-84页 |
| 5.1.1.1 改进的PD设计 | 第81-82页 |
| 5.1.1.2 半速率FD设计 | 第82-83页 |
| 5.1.1.3 PFD的实现 | 第83-84页 |
| 5.1.2 环形VCO设计 | 第84页 |
| 5.1.3 Ⅴ/Ⅰ转换器及LF的设计 | 第84-86页 |
| 5.1.4 1:2分接器设计 | 第86页 |
| 5.1.5 12.5 Gb/s基于PLL的CDR的行为级设计 | 第86-91页 |
| 5.1.5.1 CDR各模块的MATLAB Simulink模型 | 第86-88页 |
| 5.1.5.2 CDR的MATLAB Simulink模型以及仿真 | 第88-91页 |
| 5.1.6 版图设计与芯片照片 | 第91页 |
| 5.1.7 芯片测试结果 | 第91-95页 |
| 5.2 12.5 Gb/s 1：10分接器电路设计 | 第95-99页 |
| 5.2.1 1：5分接器设计 | 第95-96页 |
| 5.2.2 5分频器设计 | 第96-97页 |
| 5.2.3 双转单和电平转换电路设计 | 第97-98页 |
| 5.2.4 版图设计和芯片照片 | 第98页 |
| 5.2.5 芯片测试结果 | 第98-99页 |
| 5.3 12.5 Gb/s SerDes接收机系统模拟部分集成 | 第99-103页 |
| 5.3.1 版图设计与芯片照片 | 第100-101页 |
| 5.3.2 芯片测试结果 | 第101-103页 |
| 5.4 本章小结 | 第103页 |
| 5.5 参考文献 | 第103-108页 |
| 第6章 高速低功耗CMOS 1：4分接器设计 | 第108-124页 |
| 6.1 一种低功耗10Gb/s CMOS 1：4分接器设计 | 第108-113页 |
| 6.1.1 系统结构分析 | 第108-109页 |
| 6.1.2 锁存器的设计 | 第109-110页 |
| 6.1.3 时钟缓冲电路的设计 | 第110-111页 |
| 6.1.4 版图设计和芯片照片 | 第111页 |
| 6.1.5 芯片测试结果 | 第111-113页 |
| 6.2 一种低功耗多相位20Gb/s CMOS分接器设计 | 第113-119页 |
| 6.2.1 多相位1：4分接器系统结构 | 第113-114页 |
| 6.2.2 分频器的设计 | 第114-117页 |
| 6.2.3 版图设计和芯片照片 | 第117-118页 |
| 6.2.4 芯片测试结果 | 第118-119页 |
| 6.3 本章小结 | 第119-120页 |
| 6.4 参考文献 | 第120-124页 |
| 第7章 总结和展望 | 第124-126页 |
| 7.1 论文总结 | 第124-125页 |
| 7.2 工作展望 | 第125-126页 |
| 致谢 | 第126-128页 |
| 攻读博士学位期间发表的论文 | 第128页 |
