| 摘要 | 第5-7页 |
| Abstract | 第7-8页 |
| 第1章 绪论 | 第11-19页 |
| 1.1 研究背景及意义 | 第11-14页 |
| 1.2 加法器研究现状 | 第14-17页 |
| 1.3 本论文的主要工作 | 第17-19页 |
| 第2章 传统加法器电路拓扑与逻辑框架的分类与归纳 | 第19-29页 |
| 2.1 采用单一电路拓扑的全加器的优点与不足 | 第19-22页 |
| 2.2 加法器逻辑层级的表示 | 第22-26页 |
| 2.3 传统加法器设计的启发 | 第26-27页 |
| 2.4 本章小结 | 第27-29页 |
| 第3章 临近阈值电压下工作的加法器的设计 | 第29-51页 |
| 3.1 同或-异或（XOR-XNOR）单元的设计 | 第29-42页 |
| 3.1.1 传统的XOR-XNOR在低电压下速度恶化的分析 | 第29-39页 |
| 3.1.2 改进的XOR-XNOR设计 | 第39-42页 |
| 3.2 求和单元的设计 | 第42-46页 |
| 3.2.1 电信号互扰的求和电路分析 | 第42-43页 |
| 3.2.2 一种采用尺寸切割方法的隔离式求和单元 | 第43-46页 |
| 3.3 进位单元的设计 | 第46-49页 |
| 3.3.1 应用于进位单元的反相器PMOS上拉网络的速度优化 | 第46-48页 |
| 3.3.2 采用改进型反相器的进位单元驱动能力的优化 | 第48-49页 |
| 3.4 本章小结 | 第49-51页 |
| 第4章 临近阈值电压下工作的改进型加法器的性能验证 | 第51-75页 |
| 4.1 改进型加法器中各单元的性能验证 | 第51-66页 |
| 4.1.1 改进的同或-异或单元的性能验证 | 第51-58页 |
| 4.1.2 采用尺寸切割方法的求和单元的性能验证 | 第58-61页 |
| 4.1.3 应用于进位单元的改进型反相器的性能验证 | 第61-66页 |
| 4.2 改进型加法器与传统加法器的综合性能比较 | 第66-73页 |
| 4.3 本章小结 | 第73-75页 |
| 结论 | 第75-77页 |
| 参考文献 | 第77-81页 |
| 附录A 改进加法器的.sp档案 | 第81-89页 |
| 攻读硕士学位期间所发表的学术论文 | 第89-91页 |
| 致谢 | 第91页 |
