摘要 | 第1-6页 |
Abstract | 第6-14页 |
第1章 引言 | 第14-18页 |
·论文的研究背景 | 第14页 |
·频率综合器的定义和分类 | 第14-15页 |
·收发信机中的频率综合器 | 第15-16页 |
·论文的主要贡献 | 第16-17页 |
·论文各部分的主要内容 | 第17-18页 |
第2章 ΣΔ分数锁相环频率综合器的系统级设计和考虑 | 第18-31页 |
·分数锁相环频率综合器的结构选择 | 第18-19页 |
·ΣΔ分数锁相环频率综合器的基本原理 | 第19-20页 |
·环路参数选择 | 第20-22页 |
·模块电路选择 | 第22-27页 |
·ΣΔ调制器 | 第22-23页 |
·鉴相鉴频器 | 第23页 |
·电荷泵 | 第23-25页 |
·预分频器和环路滤波器 | 第25-26页 |
·VCO | 第26-27页 |
·性能参数考虑 | 第27-30页 |
·杂散 | 第27页 |
·量化噪声 | 第27-28页 |
·带内相位噪声 | 第28-29页 |
·带外相位噪声 | 第29页 |
·精度和分辨率 | 第29-30页 |
·小结 | 第30-31页 |
第3章 ΣΔ分数锁相环频率综合器的行为级建模和仿真 | 第31-46页 |
·抖动和杂散 | 第32-33页 |
·混合仿真流程和策略 | 第33-35页 |
·基于VERIOGA/VERILOG 的电路模型设计 | 第35-42页 |
·OSC 模型 | 第35-36页 |
·鉴相鉴频器模型 | 第36-37页 |
·电荷泵模型 | 第37-38页 |
·VCO/分频器模型 | 第38-40页 |
·ΣΔ调制器和倍频器模型 | 第40-42页 |
·仿真和测试结果 | 第42-45页 |
·小结 | 第45-46页 |
第4章 一个基于PHS 应用的分数频率综合器设计和实现 | 第46-72页 |
·系统结构 | 第46-47页 |
·VCO | 第47-49页 |
·分频器 | 第49-52页 |
·系统结构 | 第49-50页 |
·9/8 预分频器 | 第50-51页 |
·/B 计数器 | 第51页 |
·三线接口 | 第51-52页 |
·输入缓存器和输出驱动器 | 第52页 |
·电荷泵 | 第52-55页 |
·鉴相鉴频器 | 第55-56页 |
·自调谐电路 | 第56-58页 |
·带隙基准 | 第58-59页 |
·环路滤波器 | 第59-60页 |
·测试结果 | 第60-71页 |
·版图和测试板 | 第60-62页 |
·VCO 测试结果 | 第62-64页 |
·分频器测试结果 | 第64-66页 |
·整体测试结果 | 第66-71页 |
·小结 | 第71-72页 |
第5章 一个应用于IEEE 802.11A/B/G WLAN 的分数频率综合器 | 第72-93页 |
·自调谐的基本问题 | 第72-76页 |
·自调谐的定义 | 第72-73页 |
·自调谐的必要性 | 第73-74页 |
·常用频段选择技术 | 第74-75页 |
·传统的自调谐电路 | 第75-76页 |
·建议的系统结构 | 第76-78页 |
·基本结构 | 第76-77页 |
·频率锁定辅助结构 | 第77-78页 |
·线性模型 | 第78-79页 |
·电路模块 | 第79-87页 |
·VCO | 第79-80页 |
·预分频器 | 第80-81页 |
·数字鉴相鉴频器 | 第81-82页 |
·数模转换器 | 第82页 |
·ΣΔ调制器 | 第82-87页 |
·测试结果 | 第87-92页 |
·版图和测试板 | 第87-88页 |
·VCO 测试结果 | 第88-89页 |
·预分频器测试结果 | 第89-90页 |
·整体测试结果 | 第90-92页 |
·小结 | 第92-93页 |
第6章 杂散减少技术和BUFFER 相位校正方案 | 第93-107页 |
·杂散减少技术 | 第93-99页 |
·基本原理 | 第93-94页 |
·传统方案 | 第94-95页 |
·改进方案 | 第95-97页 |
·仿真验证 | 第97-99页 |
·BUFFER 相位校正方案 | 第99-106页 |
·系统结构 | 第99-100页 |
·QPD | 第100-101页 |
·控制器 | 第101-102页 |
·VDB | 第102-103页 |
·仿真结果 | 第103-104页 |
·部分版图和测试结果 | 第104-106页 |
·小结 | 第106-107页 |
第7章 结论 | 第107-109页 |
参考文献 | 第109-118页 |
致谢 | 第118-119页 |
个人简历和在学期间发表的学术论文 | 第119-120页 |