2.1G-2.7G锁相DDS射频信号源的研制
| 第1章 绪论 | 第1-14页 |
| ·引言 | 第9-10页 |
| ·课题研究背景及课题来源 | 第9-10页 |
| ·本文的主要工作 | 第10页 |
| ·频率合成概述 | 第10-14页 |
| ·频率合成的概念及其发展 | 第10-12页 |
| ·频率合成技术近况和展望 | 第12-14页 |
| 第2章 PLL锁相环频率合成技术性能研究 | 第14-28页 |
| ·PLL的原理与组成 | 第14-20页 |
| ·PLL频率合成的原理 | 第14-15页 |
| ·锁相环的结构 | 第15-19页 |
| ·PLL的数学模型 | 第19-20页 |
| ·锁相环路主要特性分析 | 第20-28页 |
| ·锁相环路的主要参数 | 第20页 |
| ·锁相环路的跟踪性能分析 | 第20-21页 |
| ·锁相环路的捕获性能分析 | 第21-22页 |
| ·锁相环路的噪声性能分析 | 第22-28页 |
| 第3章 DDS频率合成技术性能研究 | 第28-41页 |
| ·DDS简介 | 第28-29页 |
| ·DDS频率合成的原理与结构 | 第29-33页 |
| ·DDS的基本原理 | 第29-31页 |
| ·DDS的结构 | 第31-33页 |
| ·DDS的工作特点 | 第33页 |
| ·DDS的频谱分析 | 第33-34页 |
| ·DDS的杂散特性分析 | 第34-39页 |
| ·相位截断产生的杂散 | 第35-37页 |
| ·幅度量化产生的杂散 | 第37-38页 |
| ·DAC转换误差带来的杂散 | 第38-39页 |
| ·其他噪声源带来的杂散 | 第39页 |
| ·DDS的性能特点及应用 | 第39-41页 |
| 第4章 DDS+PLL频率合成系统设计 | 第41-53页 |
| ·本频率合成器的主要技术指标 | 第41页 |
| ·基本设计方案的选择 | 第41-44页 |
| ·DDS激励PLL频率合成器方案 | 第42-43页 |
| ·DDS混频PLL频率合成器系统 | 第43-44页 |
| ·DDS+PLL频率合成系统方案的设计与论证 | 第44-53页 |
| ·方案的可行性论证 | 第46-47页 |
| ·系统主要器件的性能及参数设置 | 第47-53页 |
| 第5章 DDS+PLL系统方案的具体实现 | 第53-68页 |
| ·DDS+PLL系统方案中各模块设计 | 第53-60页 |
| ·DDS和MCU模块设计原理与实现 | 第53-58页 |
| ·PLL模块设计原理与实现 | 第58-60页 |
| ·电路设计时其它需要注意的地方 | 第60页 |
| ·DDS+PLL系统方案中系统的杂散噪声处理 | 第60-62页 |
| ·DDS+PLL系统相位噪声处理 | 第62-64页 |
| ·环路滤波器参数的设计 | 第62-63页 |
| ·电源滤波 | 第63-64页 |
| ·系统的测试结果 | 第64-65页 |
| ·设计的改进建议及方案 | 第65-68页 |
| ·采用DDS内插PLL的改进方案 | 第65-66页 |
| ·采用其它PLL器件的设计方案 | 第66-68页 |
| 第6章 结论与展望 | 第68-70页 |
| ·全文总结 | 第68页 |
| ·展望 | 第68-70页 |
| 参考文献 | 第70-72页 |
| 攻读硕士学位期间发表的论文 | 第72-73页 |
| 致谢 | 第73-74页 |
| 附录 | 第74-75页 |
