目录 | 第1-7页 |
摘要 | 第7-8页 |
Abstract | 第8-10页 |
第1章 引言 | 第10-15页 |
·研究意义 | 第10-11页 |
·研究现状 | 第11-12页 |
·研究目标 | 第12页 |
·问题与挑战 | 第12页 |
·主要工作及创新 | 第12-14页 |
·论文结构安排 | 第14-15页 |
第2章 ADC概述 | 第15-30页 |
·理想的ADC | 第15-16页 |
·衡量ADC的参数 | 第16-20页 |
·静态参数 | 第16-18页 |
·动态参数 | 第18-20页 |
·影响ADC性能的主要因素 | 第20-22页 |
·信号源热噪声(Thermal Noise) | 第20-21页 |
·孔径抖动(Jitter) | 第21-22页 |
·高速ADC结构及其优缺点 | 第22-28页 |
·快闪(Flash) | 第22-23页 |
·两步快闪(Two-step) | 第23-24页 |
·内插(Interpolating) | 第24-25页 |
·折叠(Folding) | 第25-26页 |
·流水线(Pipeline) | 第26-27页 |
·并行(Parallel) | 第27-28页 |
·本研究的ADC结构 | 第28-29页 |
·小结 | 第29-30页 |
第3章 流水线和并行操作ADC理论分析 | 第30-40页 |
·流水线ADC理论分析 | 第30-35页 |
·功耗和量化范围的关系 | 第30-31页 |
·每级量化位数与ADC精度的关系 | 第31-33页 |
·每级量化位数与ADC速度的关系 | 第33-34页 |
·每级量化位数与OTA开环直流增益的关系 | 第34-35页 |
·并行结构ADC理论分析 | 第35-39页 |
·通道间采样时间(Sampling Time)的失配 | 第35-36页 |
·通道间增益(Gain)的失配 | 第36-37页 |
·通道间失调(Offset)的失配 | 第37-39页 |
·小结 | 第39-40页 |
第4章 一种10bit,50MS/s流水线操作ADC的设计和测试 | 第40-67页 |
·低功耗模块设计技术 | 第40-51页 |
·量化范围(V_(fs))的优化 | 第40页 |
·采样电容和OTA电流的优化 | 第40-42页 |
·OTA的选择、优化、分析及改进 | 第42-50页 |
·无静态功耗的比较器 | 第50-51页 |
·其他关键模块 | 第51-56页 |
·自动消除失调的T/H和级电路 | 第51-52页 |
·CMOS开关的优化 | 第52-54页 |
·两相非重叠时钟电路 | 第54-55页 |
·数字校正电路及延迟单元 | 第55-56页 |
·50MS/s ADC版图设计 | 第56-59页 |
·50MS/s ADC测试 | 第59-66页 |
·测试方案 | 第59-60页 |
·测试仪器 | 第60页 |
·测试电路 | 第60-64页 |
·测试结果及分析 | 第64-66页 |
·小结 | 第66-67页 |
第5章 一种10bit,100MS/s并行操作ADC的设计 | 第67-83页 |
·100MS/s并行ADC系统设计 | 第67-68页 |
·失配纠正 | 第67页 |
·功耗降低技术 | 第67-68页 |
·100MS/s ADC的主要电路设计 | 第68-76页 |
·双采样/保持电路(T/H) | 第69-70页 |
·通道间OTA共享 | 第70-72页 |
·栅压自举开关(Booststrap Switch) | 第72-73页 |
·改进的共模反馈电路(CMFB) | 第73-74页 |
·二次编码 | 第74页 |
·分频电路 | 第74-75页 |
·时钟整形电路 | 第75页 |
·全差分数字逻辑 | 第75-76页 |
·版图设计 | 第76-77页 |
·四电容版图 | 第76页 |
·100MS/s ADC整体版图 | 第76-77页 |
·仿真结果 | 第77-79页 |
·比较及分析 | 第79-81页 |
·与50MS/s ADC比较 | 第79-80页 |
·与国际上低功耗ADC比较 | 第80-81页 |
·小结 | 第81-83页 |
第6章 总结和展望 | 第83-85页 |
·总结 | 第83页 |
·未来工作展望 | 第83-85页 |
参考文献 | 第85-89页 |
致谢 | 第89-90页 |