| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第一章 绪论 | 第7-10页 |
| 1.1 课题研究背景 | 第7-8页 |
| 1.2 本课题研究内容与工作 | 第8-10页 |
| 第二章 CPRI接口规范 | 第10-23页 |
| 2.1 CPRI协议概述与组网方式 | 第10-13页 |
| 2.2 CPRI帧格式 | 第13-17页 |
| 2.2.1 基本帧结构 | 第14-16页 |
| 2.2.2 超帧及 10ms帧结构 | 第16-17页 |
| 2.3 子信道 | 第17-20页 |
| 2.4 CPRI协议启动 | 第20-22页 |
| 2.5 小结 | 第22-23页 |
| 第三章 FPGA设计流程 | 第23-32页 |
| 3.1 FPGA介绍 | 第23-27页 |
| 3.2 HDL（Hardware Description Language，硬件描述语言） | 第27-28页 |
| 3.3 FPGA设计流程 | 第28-31页 |
| 3.4 小结 | 第31-32页 |
| 第四章 CPRI接口设计与实现 | 第32-62页 |
| 4.1 CPRI系统组成 | 第32-33页 |
| 4.2 CPRI接口设计 | 第33-50页 |
| 4.2.1 高速IO接.的实现 | 第33-35页 |
| 4.2.2 缓冲寄存器（FIFO）设计 | 第35-37页 |
| 4.2.3 8b/10b编码器研究与实现 | 第37-44页 |
| 4.2.4 8b/10b解码器研究与实现 | 第44-48页 |
| 4.2.5 8B/10B编解码模块联合仿真 | 第48-49页 |
| 4.2.6 高速IO接口仿真 | 第49-50页 |
| 4.3 数据链路层设计与实现 | 第50-61页 |
| 4.3.1 超帧同步、告警模块 | 第50-54页 |
| 4.3.2 成帧模块 | 第54-57页 |
| 4.3.3 解帧模块 | 第57-58页 |
| 4.3.4 线速率协商模块 | 第58-61页 |
| 4.4 小结 | 第61-62页 |
| 第五章 系统仿真与验证 | 第62-67页 |
| 5.1 系统仿真 | 第62-63页 |
| 5.2 CPRI系统板上测试验证 | 第63-66页 |
| 5.2.1 测试方案 | 第63-64页 |
| 5.2.2 测试硬件 | 第64-65页 |
| 5.2.3 软件准备和测试 | 第65-66页 |
| 5.3 小结 | 第66-67页 |
| 第六章 结论 | 第67-68页 |
| 致谢 | 第68-69页 |
| 主要参考文献 | 第69-72页 |
| 附录 | 第72-73页 |