TIADC失配误差数字后校准算法研究及实现
| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 第一章 引言 | 第14-17页 |
| 1.1 课题研究背景及意义 | 第14-15页 |
| 1.2 国内外研究现状 | 第15-16页 |
| 1.3 论文研究内容与组织结构 | 第16-17页 |
| 第二章 TIADC原理及失配误差分析 | 第17-31页 |
| 2.1 常用ADC基本结构 | 第17-18页 |
| 2.2 TIADC的工作原理 | 第18-20页 |
| 2.3 TIADC失配误差分析 | 第20-30页 |
| 2.3.1 偏置失配误差 | 第21-23页 |
| 2.3.2 增益失配误差 | 第23-26页 |
| 2.3.3 时钟失配误差 | 第26-28页 |
| 2.3.4 带宽失配误差 | 第28-30页 |
| 2.4 本章小结 | 第30-31页 |
| 第三章 TIADC失配校准算法研究 | 第31-47页 |
| 3.1 TIADC校准技术 | 第31页 |
| 3.2 低硬件开销的TIADC失配误差校准算法 | 第31-35页 |
| 3.2.1 低硬件开销TIADC失配误差模型 | 第32页 |
| 3.2.2 低硬件开销TIADC失配误差校准算法 | 第32-35页 |
| 3.3 高精度TIADC失配误差校准算法 | 第35-40页 |
| 3.3.1 高精度TIADC失配误差模型 | 第35-37页 |
| 3.3.2 高精度TIADC失配误差校准算法 | 第37-40页 |
| 3.4 算法仿真验证与结果分析 | 第40-46页 |
| 3.4.1 低硬件开销失配误差校准算法分析 | 第41-43页 |
| 3.4.2 高精度失配误差校准算法分析 | 第43-46页 |
| 3.5 本章小结 | 第46-47页 |
| 第四章 TIADC数字校准电路FPGA实现 | 第47-65页 |
| 4.1 TIADC数字后校准电路顶层模块 | 第47页 |
| 4.2 数据同步电路实现 | 第47-49页 |
| 4.3 偏置失配及增益失配的数字电路实现 | 第49-51页 |
| 4.4 低硬件开销带宽时钟失配误差校准电路实现 | 第51-52页 |
| 4.5 高速校准电路结构优化 | 第52-60页 |
| 4.5.1 高速电路FPGA的时序分析 | 第52-53页 |
| 4.5.2 失配误差校准电路的结构优化 | 第53-55页 |
| 4.5.3 失配误差校准电路的关键模块优化 | 第55-59页 |
| 4.5.4 校准电路的布局布线优化 | 第59-60页 |
| 4.6 数字校准算法电路设计验证 | 第60-64页 |
| 4.6.1 功能仿真验证 | 第60-62页 |
| 4.6.2 电路资源综合和时序报告 | 第62-64页 |
| 4.7 本章小结 | 第64-65页 |
| 第五章 TIADC硬件测试与数字校准电路验证 | 第65-79页 |
| 5.1 TIADC测试方案 | 第65-66页 |
| 5.2 四通道TIADC系统PCB板级设计 | 第66-75页 |
| 5.2.2 TIADC模拟输入的设计 | 第67-70页 |
| 5.2.3 TIADC分相时钟的设计 | 第70-72页 |
| 5.2.4 TIADC供电电源设计 | 第72-73页 |
| 5.2.5 信号完整性设计 | 第73-75页 |
| 5.3 TIADC数字校准算法验证 | 第75-78页 |
| 5.4 本章小结 | 第78-79页 |
| 第六章 总结与展望 | 第79-81页 |
| 6.1 总结 | 第79页 |
| 6.2 展望 | 第79-81页 |
| 致谢 | 第81-82页 |
| 参考文献 | 第82-87页 |
| 个人简历及攻读硕士学位期间的研究成果 | 第87-88页 |
