基于FPGA的ETC系统关键技术的研究与设计
| 摘要 | 第3-4页 |
| Abstract | 第4-5页 |
| 第一章 绪论 | 第8-16页 |
| 1.1 研究背景 | 第8-9页 |
| 1.2 ETC技术研究现状 | 第9-11页 |
| 1.2.1 ETC系统优势 | 第10-11页 |
| 1.2.2 ETC系统缺点 | 第11页 |
| 1.3 ETC车道研究现状 | 第11-12页 |
| 1.4 ETC系统基带电路简介 | 第12页 |
| 1.5 论文的主要工作 | 第12-13页 |
| 1.6 本文的章节结构及内容安排 | 第13-16页 |
| 第二章 FPGA设计和开发平台简介 | 第16-20页 |
| 2.1 EDA技术 | 第16页 |
| 2.2 FPGA设计流程 | 第16-17页 |
| 2.3 开发平台介绍 | 第17-19页 |
| 2.4 小结 | 第19-20页 |
| 第三章 ETC车道的设计 | 第20-28页 |
| 3.1 车道选型及布局方式 | 第20-21页 |
| 3.2 ETC车道布局 | 第21-23页 |
| 3.2.1 车道布局构成 | 第21-23页 |
| 3.2.2 车道设备组成和功能 | 第23页 |
| 3.3 车道控制器的设计 | 第23-24页 |
| 3.4 车道控制器的FPGA实现 | 第24-26页 |
| 3.5 仿真与验证 | 第26-27页 |
| 3.6 小结 | 第27-28页 |
| 第四章 HDLC的设计及相关模块实现 | 第28-44页 |
| 4.1 HDLC协议简介 | 第28-30页 |
| 4.2 HDLC内部结构 | 第30-34页 |
| 4.2.1 发送端 | 第31-33页 |
| 4.2.2 接收端 | 第33-34页 |
| 4.3 HDLC协议的FPGA实现 | 第34-42页 |
| 4.3.1 数据收发缓冲/转换模块的设计 | 第36-38页 |
| 4.3.2 CRC生成器的设计 | 第38-40页 |
| 4.3.3 组帧模块的设计 | 第40-42页 |
| 4.4 HDLC协议控制器验证与仿真 | 第42-43页 |
| 4.5 小结 | 第43-44页 |
| 第五章 基带编解码的设计及实现 | 第44-60页 |
| 5.1 数字通信与线路编码 | 第44-45页 |
| 5.2 曼彻斯特码简介 | 第45-46页 |
| 5.3 曼彻斯特编码器的设计 | 第46-50页 |
| 5.3.1 数控分频器模块设计 | 第46-47页 |
| 5.3.2 M序列发生模块设计 | 第47-49页 |
| 5.3.3 曼彻斯特编码模块的设计 | 第49-50页 |
| 5.4 曼彻斯特解码器的设计 | 第50-52页 |
| 5.5 基带编解码仿真与验证 | 第52-53页 |
| 5.6 基带电路仿真与分析 | 第53-58页 |
| 5.6.1 功能仿真 | 第53-56页 |
| 5.6.2 性能分析 | 第56-58页 |
| 5.7 小结 | 第58-60页 |
| 第六章 总结与展望 | 第60-62页 |
| 6.1 总结 | 第60-61页 |
| 6.2 后期研究计划及展望 | 第61-62页 |
| 参考文献 | 第62-65页 |
| 攻读硕士学位期间取得的学术成果 | 第65-66页 |
| 致谢 | 第66页 |
