| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 缩略词表 | 第14-15页 |
| 第一章 绪论 | 第15-21页 |
| 1.1 研究背景 | 第15-17页 |
| 1.2 国内外研究现状 | 第17-20页 |
| 1.2.1 异构并行计算 | 第17-18页 |
| 1.2.2 图像信息提取技术 | 第18-19页 |
| 1.2.3 基于异构计算系统的图像信息提取 | 第19-20页 |
| 1.3 本文的结构安排 | 第20-21页 |
| 第二章 异构计算系统 | 第21-38页 |
| 2.1 异构计算系统概述 | 第21-24页 |
| 2.1.1 常见异构计算平台 | 第21-24页 |
| 2.1.2 常见异构计算标准 | 第24页 |
| 2.2 OPENCL标准 | 第24-29页 |
| 2.2.1 平台模型 | 第25页 |
| 2.2.2 执行模型 | 第25-27页 |
| 2.2.3 内存模型 | 第27-28页 |
| 2.2.4 编程模型 | 第28-29页 |
| 2.3 基于FPGA的异构计算平台 | 第29-37页 |
| 2.3.1 FPGA概述 | 第29-32页 |
| 2.3.2 基于FPGA的OpenCL平台架构 | 第32-34页 |
| 2.3.3 基于FPGA的OpenCL优化技术 | 第34-37页 |
| 2.4 本章小结 | 第37-38页 |
| 第三章 图像小波变换算法异构加速方案设计 | 第38-52页 |
| 3.1 图像小波变换数学模型描述与分析 | 第38-42页 |
| 3.1.1 小波变换算法描述 | 第38-39页 |
| 3.1.2 多尺度分析 | 第39-40页 |
| 3.1.3 Mallat算法分析 | 第40-42页 |
| 3.2 图像小波变换算法异构加速系统设计 | 第42-47页 |
| 3.2.1 设备内核的划分 | 第42-44页 |
| 3.2.2 顶层系统设计 | 第44-47页 |
| 3.3 图像小波变换算法异构加速模块设计 | 第47-51页 |
| 3.3.1 行卷积内核的分析与设计 | 第47-48页 |
| 3.3.2 列卷积内核的分析与设计 | 第48-49页 |
| 3.3.3 转置内核的分析与设计 | 第49-50页 |
| 3.3.4 复用控制模块分析与设计 | 第50-51页 |
| 3.4 本章小结 | 第51-52页 |
| 第四章K近邻分类算法异构加速方案设计 | 第52-68页 |
| 4.1 K近邻分类算法数学模型描述与分析 | 第52-54页 |
| 4.1.1 K近邻分类算法描述 | 第52-53页 |
| 4.1.2 K近邻分类算法分析 | 第53-54页 |
| 4.2 K近邻分类算法异构加速系统总体设计 | 第54-58页 |
| 4.2.1 设备内核的划分 | 第54-55页 |
| 4.2.2 顶层系统设计 | 第55-58页 |
| 4.3 K近邻分类算法异构加速模块设计 | 第58-67页 |
| 4.3.1 相似度计算内核的分析与设计 | 第58-60页 |
| 4.3.2 相似度排序内核的分析与设计 | 第60-66页 |
| 4.3.3 类别频率计算的分析与设计 | 第66-67页 |
| 4.4 本章小结 | 第67-68页 |
| 第五章 基于异构计算平台的算法实现与测试 | 第68-86页 |
| 5.1 开发平台简介 | 第68-70页 |
| 5.1.1 硬件平台介绍 | 第68-70页 |
| 5.1.2 软件平台介绍 | 第70页 |
| 5.2 宿主机端程序设计 | 第70-72页 |
| 5.2.1 图像小波变换宿主机程序设计 | 第70-71页 |
| 5.2.2 K近邻分类算法宿主机程序设计 | 第71-72页 |
| 5.3 FPGA加速设备端内核程序实现 | 第72-77页 |
| 5.3.1 图像小波变换并行加速的FPGA内核实现 | 第72-75页 |
| 5.3.2 K近邻分类算法并行加速的FPGA内核实现 | 第75-77页 |
| 5.4 测试方案 | 第77-78页 |
| 5.5 实验测试与性能分析 | 第78-85页 |
| 5.5.1 图像小波变换实现的测试结果与分析 | 第78-82页 |
| 5.5.2 K近邻算法实现的测试结果与分析 | 第82-85页 |
| 5.6 本章小结 | 第85-86页 |
| 第六章 总结与展望 | 第86-88页 |
| 6.1 工作总结 | 第86-87页 |
| 6.2 研究展望 | 第87-88页 |
| 致谢 | 第88-89页 |
| 参考文献 | 第89-93页 |
| 在学期间取得的与学位论文相关的研究成果 | 第93-95页 |