一种高性能处理器串行RapidIO接口的设计与实现
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 缩略语对照表 | 第12-15页 |
| 第一章 绪论 | 第15-19页 |
| 1.1 课题背景 | 第15-16页 |
| 1.2 选题意义 | 第16页 |
| 1.3 三种高速接口比较 | 第16-17页 |
| 1.4 Rapid IO技术发展现状 | 第17-18页 |
| 1.5 本文内容安排 | 第18-19页 |
| 第二章 RapidIO技术研究 | 第19-29页 |
| 2.1 RapidIO互连架构 | 第19页 |
| 2.2 RapidIO协议层次结构 | 第19-27页 |
| 2.2.1 逻辑层研究 | 第20-24页 |
| 2.2.2 传输层研究 | 第24-25页 |
| 2.2.3 物理层研究 | 第25-27页 |
| 2.3 本章小结 | 第27-29页 |
| 第三章 串行RapidIO接口的设计与实现 | 第29-57页 |
| 3.1 链路通道的初始化 | 第30-39页 |
| 3.1.1 1X模式初始化 | 第30页 |
| 3.1.2 1X/4X模式初始化 | 第30页 |
| 3.1.3 通道同步状态机 | 第30-32页 |
| 3.1.4 通道对齐状态机 | 第32-34页 |
| 3.1.5 1X通道初始化状态机 | 第34-35页 |
| 3.1.6 1X/4X通道初始化状态机 | 第35-37页 |
| 3.1.7 自动侦测 1X/4X模式 | 第37-39页 |
| 3.2 8B/10B编码解码 | 第39-47页 |
| 3.2.1 8B/10B编码原理 | 第39-41页 |
| 3.2.2 8B/10B编码解码器设计 | 第41-45页 |
| 3.2.3 扰码原理及实现 | 第45-47页 |
| 3.3 数据发送器研究 | 第47-55页 |
| 3.3.1 高速I/O基本工作原理和总体框图 | 第47-48页 |
| 3.3.2 发送器设计 | 第48-55页 |
| 3.4 本章小结 | 第55-57页 |
| 第四章 基于VIP组件的UVM平台验证分析 | 第57-97页 |
| 4.1 VIP组件的实现 | 第58-62页 |
| 4.1.1 VIP的配置流程 | 第58-59页 |
| 4.1.2 VIP体系结构 | 第59-60页 |
| 4.1.3 VIP操作模式 | 第60-62页 |
| 4.2 基于VIP组件的UVM验证平台搭建 | 第62-69页 |
| 4.2.1 Agent | 第63页 |
| 4.2.2 Monitor | 第63-64页 |
| 4.2.3 Driver | 第64-65页 |
| 4.2.4 Sequencer | 第65-66页 |
| 4.2.5 Sequence | 第66页 |
| 4.2.6 Transaction | 第66-67页 |
| 4.2.7 Coverage | 第67-68页 |
| 4.2.8 VIP Model | 第68-69页 |
| 4.3 验证环境调试 | 第69-70页 |
| 4.4 验证分析 | 第70-95页 |
| 4.4.1 SRIO主机模式验证 | 第71-87页 |
| 4.4.2 SRIO从机模式验证 | 第87-93页 |
| 4.4.3 覆盖率收集 | 第93-95页 |
| 4.5 本章小结 | 第95-97页 |
| 第五章 工作总结 | 第97-99页 |
| 参考文献 | 第99-101页 |
| 致谢 | 第101-103页 |
| 作者简介 | 第103-104页 |
