一种高性能的DSP存储系统设计
| 摘要 | 第6-7页 |
| ABSTRACT | 第7-8页 |
| 第一章 绪论 | 第12-21页 |
| 1.1 课题研究背景 | 第12-15页 |
| 1.2 DSP 存储系统体系结构 | 第15-19页 |
| 1.2.1 DSP 主存发展现状与趋势 | 第15-17页 |
| 1.2.2 DSP 片内cache 技术 | 第17-19页 |
| 1.3 论文主要工作 | 第19页 |
| 1.4 论文组织结构 | 第19-21页 |
| 第二章 存储系统结构定义 | 第21-32页 |
| 2.1 存储系统组织结构 | 第21-24页 |
| 2.2 主存储器 | 第24-27页 |
| 2.3 CACHE | 第27-29页 |
| 2.4 预取数缓冲 | 第29-30页 |
| 2.5 读缓冲 | 第30页 |
| 2.6 回存缓冲 | 第30-31页 |
| 2.7 本章小结 | 第31-32页 |
| 第三章 存储控制器模块整体设计 | 第32-46页 |
| 3.1 CACHE 模块 | 第32-37页 |
| 3.1.1 cache 模块 | 第33-36页 |
| 3.1.2 读缓冲 | 第36-37页 |
| 3.1.3 回存缓冲 | 第37页 |
| 3.2 替换算法模块 | 第37-38页 |
| 3.3 交叉连接模块 | 第38-39页 |
| 3.4 状态寄存器模块 | 第39-41页 |
| 3.5 DRAM 主存储模块 | 第41-44页 |
| 3.6 时钟分频模块 | 第44-45页 |
| 3.7 本章小结 | 第45-46页 |
| 第四章 仿真和验证 | 第46-58页 |
| 4.1 兼容性验证 | 第46-49页 |
| 4.2 SIMPLESCALAR 仿真平台 | 第49-50页 |
| 4.3 BENCHMARK 的选择 | 第50-51页 |
| 4.4 CACHE 性能评估与分析 | 第51-54页 |
| 4.5 替换算法与CACHE 性能 | 第54-57页 |
| 4.6 本章小结 | 第57-58页 |
| 第五章 性能分析和优化 | 第58-62页 |
| 5.1 静态时序分析参数 | 第58-59页 |
| 5.2 CACHE 命中时间优化 | 第59-60页 |
| 5.3 优化结果 | 第60-61页 |
| 5.4 本章小结 | 第61-62页 |
| 第六章 总结与展望 | 第62-64页 |
| 6.1 工作总结 | 第62-63页 |
| 6.2 工作展望 | 第63-64页 |
| 参考文献 | 第64-66页 |
| 致谢 | 第66-67页 |
| 攻读硕士学位期间所发表的论文 | 第67页 |
