| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-15页 |
| ·课题研究背景 | 第7-9页 |
| ·高速串行技术发展趋势 | 第7-8页 |
| ·高速串行技术应用分类 | 第8-9页 |
| ·国内外相关研究 | 第9-12页 |
| ·LVDS 国内外研究状况 | 第9-10页 |
| ·CML 国内外研究状况 | 第10-12页 |
| ·本文主要内容与创新点 | 第12-13页 |
| ·本文章节结构安排 | 第13-15页 |
| 第二章 ROCKETI/O 收发器介绍 | 第15-29页 |
| ·RocketI/O 收发器结构 | 第16-24页 |
| ·共享资源 | 第17-20页 |
| ·发送器 | 第20-22页 |
| ·接收器 | 第22-24页 |
| ·8B/10B 编解码 | 第24-25页 |
| ·Comma 检测对齐 | 第25-26页 |
| ·通道绑定 | 第26-27页 |
| ·时钟修正 | 第27-28页 |
| ·本章小结 | 第28-29页 |
| 第三章 基于 ROCKETI/O 的高速 ADC 和 FPGA 互连 | 第29-59页 |
| ·RocketI/O 收发器测试 | 第29-37页 |
| ·旁路编解码器的 RocketI/O 测试 | 第30-34页 |
| ·含有编解码器的 RocketI/O 测试 | 第34-37页 |
| ·Virtex-5 FPGA 结构分析 | 第37-39页 |
| ·可编程输入/输出 | 第37-38页 |
| ·可配置逻辑块 | 第38-39页 |
| ·时钟资源 | 第39页 |
| ·基于 FPGA 的系统开发流程 | 第39-40页 |
| ·高速 ADC 和 FPGA 互连的设计与实现 | 第40-54页 |
| ·高速 ADC 和 FPGA 总体设计及可行性分析 | 第41-42页 |
| ·数据传输层 | 第42-43页 |
| ·数据链路层 | 第43-44页 |
| ·高速 ADC 和 FPGA 互连的实现 | 第44-47页 |
| ·功能验证 | 第47-48页 |
| ·性能优化与时序分析 | 第48-50页 |
| ·实际硬件调试 | 第50-54页 |
| ·高速 ADC 和 FPGA 互连板级设计要点 | 第54-57页 |
| ·电源设计 | 第54-55页 |
| ·时钟设计 | 第55-56页 |
| ·PCB 设计 | 第56-57页 |
| ·本章小结 | 第57-59页 |
| 第四章 图像融合 IP 核的设计与实现 | 第59-67页 |
| ·IP 核概念及分类 | 第59-60页 |
| ·IP 软核设计流程 | 第60-62页 |
| ·图像融合 IP 核设计 | 第62-63页 |
| ·图像融合 IP 核封装 | 第63-65页 |
| ·图像融合 IP 核验证 | 第65-66页 |
| ·本章小结 | 第66-67页 |
| 第五章 总结与展望 | 第67-69页 |
| ·本文工作总结 | 第67-68页 |
| ·未来展望 | 第68-69页 |
| 致谢 | 第69-71页 |
| 参考文献 | 第71-75页 |
| 研究成果 | 第75-76页 |