双精度64位浮点除法运算单元的设计与实现
| 摘要 | 第1-4页 |
| ABSTRACT | 第4-6页 |
| 目录 | 第6-8页 |
| 第一章 绪论 | 第8-13页 |
| ·研究背景 | 第8-9页 |
| ·国内外研究现状 | 第9-11页 |
| ·论文研究内容及结构 | 第11-13页 |
| 第二章 除法算法概述 | 第13-20页 |
| ·函数迭代除法 | 第13-15页 |
| ·Newton-Raphson算法 | 第13-14页 |
| ·Goldschmidt算法 | 第14-15页 |
| ·数字迭代除法 | 第15-19页 |
| ·基本原理 | 第15-17页 |
| ·恢复余数的数字迭代除法 | 第17-18页 |
| ·不恢复余数的数字迭代除法 | 第18-19页 |
| ·本章小结 | 第19-20页 |
| 第三章 SRT除法算法 | 第20-32页 |
| ·商的冗余表示 | 第20-21页 |
| ·SRT算法 | 第21页 |
| ·迭代基的选择 | 第21-22页 |
| ·商数字集与选择区间 | 第22-23页 |
| ·商数字选择函数 | 第23-27页 |
| ·商数字飞速转换 | 第27-28页 |
| ·SRT-4算法优化 | 第28-31页 |
| ·本章小结 | 第31-32页 |
| 第四章 浮点除法运算单元的设计 | 第32-38页 |
| ·IEEE-754浮点格式 | 第32-35页 |
| ·IEEE-754标准 | 第32-34页 |
| ·浮点数的舍入策略 | 第34-35页 |
| ·基于SRT-4的64位浮点除法运算单元的设计 | 第35-37页 |
| ·运算单元整体设计 | 第35-36页 |
| ·操作数的规格化 | 第36页 |
| ·商的舍入与规格化 | 第36-37页 |
| ·异常处理 | 第37页 |
| ·本章小结 | 第37-38页 |
| 第五章 SOPC及其技术 | 第38-47页 |
| ·EDA技术的发展 | 第38-41页 |
| ·EDA技术概述 | 第38-39页 |
| ·面向FPGA的EDA开发 | 第39-40页 |
| ·VHDL硬件描述语言 | 第40-41页 |
| ·SOPC及其相关技术 | 第41-43页 |
| ·NIOSⅡ处理器 | 第43-46页 |
| ·本章小结 | 第46-47页 |
| 第六章 64位浮点除法运算单元的硬件实现 | 第47-64页 |
| ·系统整体结构 | 第47-49页 |
| ·系统整体框架 | 第47-48页 |
| ·硬件平台 | 第48-49页 |
| ·关键模块的实现 | 第49-58页 |
| ·Nios核与Avalon总线接口 | 第49-52页 |
| ·控制与计数模块 | 第52-53页 |
| ·SRT-4运算单元 | 第53-58页 |
| ·驱动编写 | 第58-60页 |
| ·运算单元的测试与验证 | 第60-63页 |
| ·本章小结 | 第63-64页 |
| 第七章 总结与展望 | 第64-66页 |
| ·总结 | 第64-65页 |
| ·展望 | 第65-66页 |
| 参考文献 | 第66-70页 |
| 致谢 | 第70-71页 |
| 攻读硕士学位期间主要的研究成果 | 第71页 |
