一种高性能CNN专用卷积加速器的设计与实现
| 摘要 | 第4-6页 |
| Abstract | 第6-7页 |
| 第一章 绪论 | 第13-27页 |
| 1.1 研究背景 | 第13-26页 |
| 1.1.1 引言 | 第13-14页 |
| 1.1.2 卷积神经网络基础概念 | 第14-16页 |
| 1.1.3 AlexNet | 第16-17页 |
| 1.1.4 技术趋势 | 第17-21页 |
| 1.1.5 主流计算平台 | 第21-26页 |
| 1.2 论文的组织结构 | 第26页 |
| 1.3 课题来源 | 第26-27页 |
| 第二章 专用卷积加速器的设计 | 第27-38页 |
| 2.1 卷积层并行性分析 | 第27-30页 |
| 2.2 专用数据结构 | 第30-33页 |
| 2.3 整体架构 | 第33-37页 |
| 2.3.1 系统整体架构与工作流程 | 第33-34页 |
| 2.3.2 主要模块与功能 | 第34-37页 |
| 2.4 本章小结 | 第37-38页 |
| 第三章 卷积加速器的具体实现 | 第38-60页 |
| 3.1 主控制器模块 | 第38-41页 |
| 3.2 存储选通模块 | 第41-42页 |
| 3.3 DMA端口模块 | 第42-46页 |
| 3.4 地址生成模块 | 第46-50页 |
| 3.5 存储交互模块 | 第50-52页 |
| 3.6 计算阵列 | 第52-53页 |
| 3.7 累加器模块 | 第53-55页 |
| 3.8 可重构MAC单元 | 第55-59页 |
| 3.9 本章小结 | 第59-60页 |
| 第四章 验证与性能分析 | 第60-69页 |
| 4.1 FPGA开发环境 | 第60-61页 |
| 4.2 功能验证 | 第61-62页 |
| 4.3 FPGA实现结果与性能分析 | 第62-68页 |
| 4.3.1 AlexNet | 第62-65页 |
| 4.3.2 性能分析 | 第65-68页 |
| 4.4 本章小结 | 第68-69页 |
| 第五章 总结与展望 | 第69-71页 |
| 5.1 工作总结 | 第69-70页 |
| 5.2 工作展望 | 第70-71页 |
| 参考文献 | 第71-74页 |
| 硕士期间参与的项目及主要成果 | 第74-75页 |
| 致谢 | 第75-76页 |
