| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第8-14页 |
| 1.1 课题背景及研究的目的和意义 | 第8-9页 |
| 1.2 信道编码理论与 LDPC 码的发展与现状 | 第9-12页 |
| 1.3 本文的主要研究内容 | 第12-14页 |
| 第2章 QC-LDPC 码的编码与译码理论 | 第14-30页 |
| 2.1 LDPC 码基本概念 | 第14-18页 |
| 2.1.1 校验矩阵表示 | 第14-16页 |
| 2.1.2 Tanner 图表示 | 第16-17页 |
| 2.1.3 度数分布 | 第17-18页 |
| 2.2 校验矩阵的构造 | 第18-20页 |
| 2.2.1 Tanner 图循环与 girth 对性能的影响 | 第18-19页 |
| 2.2.2 LDPC 码的分类 | 第19-20页 |
| 2.3 EG-LDPC 码 | 第20-24页 |
| 2.3.1 欧氏几何 | 第20-22页 |
| 2.3.2 EG-LDPC 码的构造 | 第22-24页 |
| 2.4 LDPC 码译码算法 | 第24-29页 |
| 2.4.1 概率 BP 译码算法 | 第24-27页 |
| 2.4.2 LLR BP 译码算法 | 第27-29页 |
| 2.5 LDPC 码性能仿真 | 第29页 |
| 2.6 本章小结 | 第29-30页 |
| 第3章 编码器与译码器的设计方案 | 第30-45页 |
| 3.1 编码器设计方案 | 第30-37页 |
| 3.1.1 QC-LDPC 码简介 | 第30-31页 |
| 3.1.2 校验矩阵满秩 | 第31-36页 |
| 3.1.3 校验矩阵不满秩 | 第36-37页 |
| 3.2 译码器设计方案 | 第37-44页 |
| 3.2.1 译码器的译码法则 | 第38页 |
| 3.2.2 译码器硬件实现 | 第38-42页 |
| 3.2.3 最小值选择器的 FPGA 实现及在 LDPC 码中的应用 | 第42-44页 |
| 3.3 本章小结 | 第44-45页 |
| 第4章 QC-LDPC 码编译码器的 FPGA 实现 | 第45-59页 |
| 4.1 QC-LDPC 码的编码器的 FPGA 实现 | 第46-49页 |
| 4.1.1 基于欧几里德空间的（4599,4227）的 QC-LDPC 码 | 第46-47页 |
| 4.1.2 编码器的整体结构 | 第47-48页 |
| 4.1.3 编码器的 FPGA 时序仿真 | 第48-49页 |
| 4.2 QC-LDPC 码的译码器的 FPGA 实现 | 第49-58页 |
| 4.2.1 译码器的整体 FPGA 实现框架 | 第49-55页 |
| 4.2.2 译码器的性能 | 第55-58页 |
| 4.3 本章小结 | 第58-59页 |
| 结论 | 第59-60页 |
| 参考文献 | 第60-64页 |
| 致谢 | 第64页 |
