| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第12-13页 |
| 缩略语对照表 | 第13-17页 |
| 第一章 绪论 | 第17-21页 |
| 1.1 选题意义及背景 | 第17-19页 |
| 1.2 本文主要工作 | 第19-21页 |
| 第二章 数据传输与接收系统总体结构与设计方案 | 第21-35页 |
| 2.1 探测器信号调理板设计方案 | 第21-22页 |
| 2.2 数字板设计方案 | 第22-26页 |
| 2.2.1 多通道采样模块及数据组帧模块方案设计 | 第23-24页 |
| 2.2.2 无人机上行异步指令接收模块方案设计 | 第24-26页 |
| 2.2.3 数字板输出的负载数据格式 | 第26页 |
| 2.3 SoC FPGA核心控制板 | 第26-29页 |
| 2.3.1 SoC FPGA核心板 | 第26-27页 |
| 2.3.2 SoC FPGA系统级优势 | 第27-28页 |
| 2.3.3 SoC FPGA内部结构 | 第28-29页 |
| 2.4 IEEE 1394b接口板设计方案 | 第29-34页 |
| 2.4.1 IEEE 1349b节点与模块体系 | 第30页 |
| 2.4.2 IEEE 1394b协议结构 | 第30-31页 |
| 2.4.3 总线数据传输 | 第31-33页 |
| 2.4.4 IEEE 1394b数据包 | 第33-34页 |
| 2.5 本章小结 | 第34-35页 |
| 第三章 SoC FPGA核心控制板软硬件设计 | 第35-49页 |
| 3.1 SoC FPGA核心控制板硬件设计 | 第35-39页 |
| 3.1.1 基于Qsys的SoC FPGA的硬件设计 | 第35-36页 |
| 3.1.2 SoC FPGA核心控制板硬件设计方案 | 第36-39页 |
| 3.2 基于SoC EDS的SoC FPGA软件设计 | 第39-48页 |
| 3.2.1 SoC FPGA软件开发步骤 | 第39-40页 |
| 3.2.2 De0-nano-SoC开发板启动 | 第40-42页 |
| 3.2.3 软硬件配置信息交互 | 第42页 |
| 3.2.4 HPS读写外设数据机制 | 第42-45页 |
| 3.2.5 核心控制板读写和发送外设数据设计方案 | 第45-48页 |
| 3.3 本章小结 | 第48-49页 |
| 第四章 IEEE 1394b接口板软硬件设计 | 第49-71页 |
| 4.1 PowerPC处理器以太网接口硬件设计 | 第49-55页 |
| 4.1.1 以太网控制芯片DP83848YB电路设计 | 第50-52页 |
| 4.1.2 PowerPC控制以太网和串口模块硬件设计 | 第52-55页 |
| 4.2 PowerPC系统网络接口软件实现方案 | 第55-62页 |
| 4.2.1 VxWorks的集成开发环境Tornado | 第55-56页 |
| 4.2.2 VxWorks操作系统多任务设计方案 | 第56-60页 |
| 4.2.3 VxWorks系统多任务间通信机制 | 第60-62页 |
| 4.2.4 接口板中断管理 | 第62页 |
| 4.3 IEEE 1394b接口板链路层设计方案 | 第62-67页 |
| 4.3.1 链路层接口 | 第63-64页 |
| 4.3.2 链路层控制器 | 第64-67页 |
| 4.4 IEEE 1394b接口板物理层硬件设计 | 第67-69页 |
| 4.4.1 物理层与链路层间的操作 | 第67-68页 |
| 4.4.2 物理层硬件电路 | 第68-69页 |
| 4.5 IEEE 1394b接口板启动 | 第69-70页 |
| 4.6 本章小结 | 第70-71页 |
| 第五章 数据传输与接收测试 | 第71-83页 |
| 5.1 系统硬件平台 | 第71-72页 |
| 5.2 系统测试流程 | 第72-76页 |
| 5.3 数据传输测试与结果验证 | 第76-83页 |
| 5.3.1 数据传输测试 | 第76-77页 |
| 5.3.2 上位机接收IEEE 1394b数据包测试 | 第77-79页 |
| 5.3.3 接口板接收消息返回包功能测试 | 第79-83页 |
| 第六章 总结与展望 | 第83-85页 |
| 参考文献 | 第85-87页 |
| 致谢 | 第87-89页 |
| 作者简介 | 第89-90页 |
