| 致谢 | 第5-6页 |
| 摘要 | 第6-7页 |
| Abstract | 第7页 |
| 图目录 | 第10-11页 |
| 表目录 | 第11-12页 |
| 第1章 绪论 | 第12-18页 |
| 1.1 背景与意义 | 第12-13页 |
| 1.2 国内外研究现状 | 第13-15页 |
| 1.3 密码学概论 | 第15-16页 |
| 1.4 论文的研究内容和组织结构 | 第16-18页 |
| 第2章 安全协处理器体系结构设计 | 第18-33页 |
| 2.1 处理器体系结构概述 | 第18-21页 |
| 2.1.1 指令集系统 | 第18-20页 |
| 2.1.2 流水线技术 | 第20-21页 |
| 2.2 安全协处理器的研究基础 | 第21-23页 |
| 2.3 密码加速专用指令集设计 | 第23-28页 |
| 2.3.1 专用指令集简介 | 第24-26页 |
| 2.3.2 编程模型改进 | 第26-28页 |
| 2.4 安全协处理器硬件实现 | 第28-29页 |
| 2.5 安全协处理器加密效果实验与分析 | 第29-32页 |
| 2.5.1 仿真平台验证 | 第30-31页 |
| 2.5.2 FPGA平台验证 | 第31-32页 |
| 2.6 本章小结 | 第32-33页 |
| 第3章 抗DPA处理器硬件架构设计 | 第33-54页 |
| 3.1 差分功耗分析的物理基础和方法 | 第33-37页 |
| 3.1.1 差分功耗分析的物理基础 | 第33-34页 |
| 3.1.2 差分功耗分析的原理及步骤 | 第34-37页 |
| 3.2 抗差分功耗分析的研究现状 | 第37-39页 |
| 3.2.1 算法层面的抗DPA攻击 | 第37-38页 |
| 3.2.2 电路层面的抗DPA分析 | 第38-39页 |
| 3.3 差分功耗分析仿真实验平台 | 第39-46页 |
| 3.3.1 差分功耗分析仿真实验平台架构 | 第39-40页 |
| 3.3.2 差分功耗分析实验过程 | 第40-43页 |
| 3.3.3 DES加密算法简介 | 第43-46页 |
| 3.4 抗DPA的安全协处理器硬件结构设计 | 第46-49页 |
| 3.4.1 基于随机延时插入的抗DPA硬件结构设计 | 第46-47页 |
| 3.4.2 基于随机指令插入的抗DPA硬件结构设计 | 第47-49页 |
| 3.5 实验与分析 | 第49-53页 |
| 3.6 本章小结 | 第53-54页 |
| 第4章 结束语 | 第54-56页 |
| 4.1 论文研究工作总结 | 第54-55页 |
| 4.2 今后的工作展望 | 第55-56页 |
| 参考文献 | 第56-59页 |
| 作者简介 | 第59-60页 |
| 作者攻读硕士学位期间发表的论文 | 第60页 |