高清机顶盒芯片设计中的关键技术研究
| 致谢 | 第5-6页 |
| 摘要 | 第6-8页 |
| Abstract | 第8-9页 |
| 插图清单 | 第11-15页 |
| 附表清单 | 第15-16页 |
| 术语表 | 第16-19页 |
| 目次 | 第19-22页 |
| 第1章 绪论 | 第22-32页 |
| 1.1 引言 | 第22-23页 |
| 1.2 高清机顶盒方案的设计挑战 | 第23-25页 |
| 1.3 国内外研究现状及发展趋势 | 第25-28页 |
| 1.4 本文的主要工作与贡献 | 第28-30页 |
| 1.5 论文的内容组织 | 第30-32页 |
| 第2章 DDR接口设计 | 第32-72页 |
| 2.1 引言 | 第32-33页 |
| 2.2 SDRAM技术的发展 | 第33-38页 |
| 2.2.1 DDR接口介绍 | 第33-34页 |
| 2.2.2 DDR写时序 | 第34-35页 |
| 2.2.3 DDR读时序 | 第35-36页 |
| 2.2.4 DDR2与DDR3 | 第36-38页 |
| 2.3 内容保护 | 第38-48页 |
| 2.3.1 清流加解密算法 | 第39-43页 |
| 2.3.2 通用加解密算法 | 第43-46页 |
| 2.3.3 内容保护功能架构 | 第46-47页 |
| 2.3.4 随机数发生器 | 第47-48页 |
| 2.4 DDR接口的SSN | 第48-61页 |
| 2.4.1 SSN效应 | 第48-51页 |
| 2.4.2 比特重排 | 第51-54页 |
| 2.4.3 数据重发 | 第54页 |
| 2.4.4 数据重发状态机 | 第54-57页 |
| 2.4.5 BI数据编码 | 第57-58页 |
| 2.4.6 BI功能实现 | 第58-59页 |
| 2.4.7 BI效果分析 | 第59-61页 |
| 2.4.8 BI的马尔可夫链模型 | 第61页 |
| 2.5 跨时钟域处理 | 第61-68页 |
| 2.5.1 跨时钟域信号 | 第62-63页 |
| 2.5.2 CDC信号处理 | 第63-65页 |
| 2.5.3 CDC信号行为特征 | 第65页 |
| 2.5.4 随机延时注入 | 第65-67页 |
| 2.5.5 RTL前仿真结果及分析 | 第67-68页 |
| 2.6 DDR子系统的功能验证 | 第68-70页 |
| 2.6.1 验证环境 | 第68-69页 |
| 2.6.2 验证效果 | 第69-70页 |
| 2.7 小结 | 第70-72页 |
| 第3章 DDR接口电源噪声 | 第72-110页 |
| 3.1 引言 | 第72-73页 |
| 3.2 噪声与PDN谐振 | 第73-80页 |
| 3.2.1 噪声与信号质量 | 第73-78页 |
| 3.2.2 PDN谐振 | 第78页 |
| 3.2.3 0到1跳变时的定性分析 | 第78-80页 |
| 3.3 DDR IO输出电路的定量分析 | 第80-87页 |
| 3.3.1 二阶电路分析 | 第80-83页 |
| 3.3.2 阻尼分析 | 第83-87页 |
| 3.4 QFP封装下DDR IO输出电路近似分析 | 第87-93页 |
| 3.4.1 从0向1翻转的瞬态分析 | 第88-92页 |
| 3.4.2 1向0跳变的电路分析 | 第92-93页 |
| 3.5 理论分析与仿真比较 | 第93-94页 |
| 3.6 减少DDR PHY电源噪声的方法 | 第94页 |
| 3.7 实验结果 | 第94-107页 |
| 3.7.1 PCB去耦电容串联 | 第95-96页 |
| 3.7.2 片上去耦电容串联 | 第96-97页 |
| 3.7.3 封装电感串联 | 第97-102页 |
| 3.7.4 DDR数据翻转率 | 第102-104页 |
| 3.7.5 增大驱动内阻 | 第104页 |
| 3.7.6 减少电感 | 第104-105页 |
| 3.7.7 增加去耦电容 | 第105页 |
| 3.7.8 开关去耦电容 | 第105-107页 |
| 3.8 ODT端接下的电路分析 | 第107-109页 |
| 3.8.1 阻尼电阻 | 第107-108页 |
| 3.8.2 电感 | 第108-109页 |
| 3.9 小结 | 第109-110页 |
| 第4章 高性价比芯片封装与PCB联合设计技术 | 第110-130页 |
| 4.1 引言 | 第110-111页 |
| 4.2 双面PCB的特点 | 第111-113页 |
| 4.3 双面板DDR信号线布线优化 | 第113-122页 |
| 4.3.1 S参数 | 第113-114页 |
| 4.3.2 信号线布线结构 | 第114-118页 |
| 4.3.3 DDR2与DDR3兼容性设计 | 第118-122页 |
| 4.4 芯片封装设计 | 第122-126页 |
| 4.4.1 BGA封装的特点 | 第123-124页 |
| 4.4.2 QFP封装特性 | 第124-125页 |
| 4.4.3 BGA与QFP比较 | 第125-126页 |
| 4.5 基于MetaPost的打线评估系统 | 第126-129页 |
| 4.5.1 打线评估系统 | 第126-129页 |
| 4.6 小结 | 第129-130页 |
| 第5章 55纳米高清芯片设计实现 | 第130-160页 |
| 5.1 引言 | 第130-131页 |
| 5.2 GX3201芯片构架 | 第131-144页 |
| 5.2.1 芯片模块划分 | 第131-132页 |
| 5.2.2 SOC总线结构 | 第132-133页 |
| 5.2.3 DDR接口模块总体架构 | 第133-134页 |
| 5.2.4 SDC总线接口时序 | 第134-137页 |
| 5.2.5 总线桥的设计 | 第137-144页 |
| 5.3 芯片物理设计实现 | 第144-155页 |
| 5.3.1 芯片的IO RING设计 | 第146-147页 |
| 5.3.2 DDR控制器 | 第147-148页 |
| 5.3.3 DDR PHY物理设计 | 第148-149页 |
| 5.3.4 时钟设计 | 第149-150页 |
| 5.3.5 DDR写数据通道 | 第150-152页 |
| 5.3.6 DDR读数据通道 | 第152-155页 |
| 5.4 DDR测量结果 | 第155-159页 |
| 5.4.1 延时参数确定方法 | 第155-156页 |
| 5.4.2 DDR测量结果 | 第156-158页 |
| 5.4.3 波形不单调性的理论解释 | 第158-159页 |
| 5.5 小结 | 第159-160页 |
| 第6章 全文总结 | 第160-162页 |
| 参考文献 | 第162-173页 |
| 攻读博士期间已发表和录用的论文及专利 | 第173-174页 |
| 攻读博士期间的获奖情况 | 第174-175页 |
| 作者攻读博士学位期间参加的科研工作 | 第175页 |
