基于△∑调制技术的小数分频器设计
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 绪论 | 第8-14页 |
| 1.1 论文背景与意义 | 第8-9页 |
| 1.2 小数分频技术的国内外研究现状 | 第9-11页 |
| 1.3 论文主要工作 | 第11-12页 |
| 1.4 论文结构 | 第12-14页 |
| 第二章 应用于频率合成器的△∑调制技术与分频技术 | 第14-36页 |
| 2.1 小数锁相环型频率合成器的结构与原理 | 第14-17页 |
| 2.2 △∑调制器的原理及优化技术 | 第17-29页 |
| 2.2.1 一阶数字△∑调制器 | 第20-22页 |
| 2.2.2 随机化技术 | 第22-25页 |
| 2.2.3 确定性技术 | 第25-29页 |
| 2.3 常用的几种分频器结构 | 第29-32页 |
| 2.3.1 源耦合逻辑分频器 | 第29-30页 |
| 2.3.2 真单相时钟分频器 | 第30-31页 |
| 2.3.3 注入-锁定分频器 | 第31-32页 |
| 2.4 多模可编程分频器 | 第32-34页 |
| 2.4.1 基于预分频器的多模可编程分频器 | 第32-33页 |
| 2.4.2 基于分频单元级联的多模可编程分频器 | 第33-34页 |
| 2.5 本章小结 | 第34-36页 |
| 第三章 △∑调制器的设计 | 第36-52页 |
| 3.1 小数分频器的系统设计 | 第36-39页 |
| 3.1.1 小数分频器的整体结构 | 第36-37页 |
| 3.1.2 小数分频器的噪声模型分析 | 第37-39页 |
| 3.2 △∑调制器结构的确定及改进 | 第39-44页 |
| 3.3 高速累加器的设计 | 第44-46页 |
| 3.4 误差抵消电路的设计 | 第46-47页 |
| 3.5 △∑调制器的时钟优化 | 第47-48页 |
| 3.6 功能验证 | 第48-51页 |
| 3.7 本章小结 | 第51-52页 |
| 第四章 宽分频比、低功耗多模可编程分频器设计 | 第52-64页 |
| 4.1 多模分频器的整体结构 | 第52-53页 |
| 4.2 基于SCL结构的1/1.5分频单元设计 | 第53-57页 |
| 4.3 基本2/3分频单元的设计 | 第57-61页 |
| 4.4 电平转换电路的设计 | 第61-62页 |
| 4.5 多模可编程分频器电路仿真 | 第62-63页 |
| 4.6 本章小结 | 第63-64页 |
| 第五章 小数分频器的版图设计与仿真分析 | 第64-72页 |
| 5.1 小数分频器的版图设计 | 第64-65页 |
| 5.2 小数分频器的后仿真验证与性能评估 | 第65-70页 |
| 5.3 本章小结 | 第70-72页 |
| 第六章 总结与展望 | 第72-74页 |
| 致谢 | 第74-76页 |
| 参考文献 | 第76-80页 |
| 作者简介 | 第80页 |
