基于FPGA的单双精度浮点运算器研究与实现
| 摘要 | 第3-4页 |
| Abstract | 第4页 |
| 第一章 绪论 | 第7-11页 |
| 1.1 课题背景及意义 | 第7-8页 |
| 1.2 国内外浮点运算器研究现状 | 第8-9页 |
| 1.2.1 国外研究现状 | 第8页 |
| 1.2.2 国内研究现状 | 第8-9页 |
| 1.3 本文主要研究内容 | 第9页 |
| 1.4 本文内容安排 | 第9-11页 |
| 第二章 浮点数标准与开发环境简介 | 第11-18页 |
| 2.1 浮点数格式解析 | 第11-12页 |
| 2.1.1 浮点数格式 | 第11-12页 |
| 2.1.2 单精度和双精度格式 | 第12页 |
| 2.2 IEEE-754 浮点数特殊值 | 第12-13页 |
| 2.3 硬件开发环境 | 第13-15页 |
| 2.3.1 FPGA简介 | 第14页 |
| 2.3.2 DE2-70 开发板的简介 | 第14-15页 |
| 2.4 软件开发环境 | 第15页 |
| 2.5 硬件描述语言 | 第15-16页 |
| 2.6 系统开发流程 | 第16-18页 |
| 第三章 浮点运算器算法研究 | 第18-29页 |
| 3.1 浮点加减法算法 | 第18-22页 |
| 3.1.1 浮点数加减基本运算 | 第18-20页 |
| 3.1.2 并行加法算法 | 第20-22页 |
| 3.2 浮点数乘法算法 | 第22-25页 |
| 3.2.1 浮点数乘法基本运算 | 第22-23页 |
| 3.2.2 阵列乘法器 | 第23-25页 |
| 3.3 浮点数除法算法 | 第25-29页 |
| 3.3.1 浮点数除法的基本运算 | 第25-26页 |
| 3.3.2 阵列除法器 | 第26-29页 |
| 第四章 浮点运算器结构设计 | 第29-49页 |
| 4.1 单双精度浮点运算器设计与实现 | 第29-32页 |
| 4.1.1 顶层模块设计 | 第30-31页 |
| 4.1.2 数据预处理 | 第31-32页 |
| 4.2 单双精度加减法器设计与实现 | 第32-40页 |
| 4.2.1 加运算器浮点数储存设计 | 第34-35页 |
| 4.2.2 浮点数尾数加结构 | 第35-36页 |
| 4.2.3 加减法器设计与实现 | 第36-38页 |
| 4.2.4 前导1的查找 | 第38页 |
| 4.2.5 阶码运算结构设计 | 第38-40页 |
| 4.3 单双精度乘法器设计与实现 | 第40-44页 |
| 4.3.1 浮点数尾数乘结构 | 第41-42页 |
| 4.3.2 乘法器设计与实现 | 第42-43页 |
| 4.3.3 前导1查找与尾数舍入 | 第43-44页 |
| 4.3.4 指数运算结构 | 第44页 |
| 4.4 单双精度除法器设计与实现 | 第44-49页 |
| 4.4.1 浮点数尾数除结构设计 | 第45-47页 |
| 4.4.2 除法器设计与实现 | 第47-49页 |
| 第五章 浮点运算器的功能测试 | 第49-58页 |
| 5.1 浮点运算器的测试 | 第49-54页 |
| 5.1.1 加减法器功能测试 | 第49-51页 |
| 5.1.2 乘法器功能测试 | 第51-52页 |
| 5.1.3 除法器功能测试 | 第52-54页 |
| 5.2 浮点运算器验证 | 第54-58页 |
| 第六章 总结与展望 | 第58-59页 |
| 致谢 | 第59-60页 |
| 参考文献 | 第60-62页 |
| 攻读硕士学位期间发表的论文 | 第62-63页 |
