| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-11页 |
| ·研究背景和意义 | 第7-8页 |
| ·国内外研究现状 | 第8-9页 |
| ·论文的内容安排 | 第9-11页 |
| 第二章 信号处理平台硬件设计 | 第11-23页 |
| ·多处理器信号处理平台设计 | 第11-13页 |
| ·平台拓扑结构设计 | 第11-12页 |
| ·平台硬件框图介绍 | 第12-13页 |
| ·数据流驱动的雷达信号处理系统的探讨 | 第13-15页 |
| ·核心芯片的选型 | 第15-20页 |
| ·DSP 芯片选型 | 第16-17页 |
| ·FPGA 芯片选型 | 第17-18页 |
| ·SRIO 交换芯片选型 | 第18-19页 |
| ·PCIe 交换芯片选型 | 第19-20页 |
| ·信号处理平台的 VPX 体系架构 | 第20-21页 |
| ·本章小结 | 第21-23页 |
| 第三章 RapidIO 通信网络的设计与实现 | 第23-43页 |
| ·RapidIO 协议介绍 | 第23-26页 |
| ·RapidIO 技术的发展与现状 | 第23页 |
| ·RapidIO 协议三层体系结构 | 第23-24页 |
| ·RapidIO 事务传输方式 | 第24-25页 |
| ·RapidIO 包格式 | 第25-26页 |
| ·利用 RapidIO 交换芯片组建处理器网络 | 第26-28页 |
| ·TSI578 交换芯片工作原理 | 第26-27页 |
| ·TSI578 交换芯片的使用 | 第27-28页 |
| ·利用 Xilinx FPGA 实现 RapidIO 端点设备 | 第28-34页 |
| ·Serial RapidIO IP 核结构介绍 | 第28-29页 |
| ·Serial RapidIO IP 核时钟产生模块 | 第29-30页 |
| ·用户控制逻辑的设计 | 第30-34页 |
| ·利用 TMS320C6678 实现 RapidIO 端点设备 | 第34-39页 |
| ·TMS320C6678 的 SRIO 接口配置 | 第35-37页 |
| ·TMS320C6678 的 SRIO 实现收发数据 | 第37-39页 |
| ·利用 TMS320C6678 的 SRIO 实现 doorbell 中断 | 第39页 |
| ·Serial RapidIO 的系统枚举 | 第39-41页 |
| ·本章小结 | 第41-43页 |
| 第四章 PCIe 总线互联的设计与实现 | 第43-51页 |
| ·PCIe 总线概述 | 第43-45页 |
| ·基于 PCIe 总线的系统拓扑结构 | 第43页 |
| ·PCIe 总线层次结构 | 第43-44页 |
| ·PCIe 总线的中断机制 | 第44-45页 |
| ·基于 TMS320C6678 DSP 的 PCIe 实现 | 第45-50页 |
| ·TMS320C6678 的 PCIe 模块介绍 | 第45-46页 |
| ·TMS320C6678 的 PCIe 模块地址映射关系 | 第46-47页 |
| ·TMS320C6678 的 PCIe 数据传输 | 第47-49页 |
| ·TMS320C6678 的 PCIe 上电枚举 | 第49-50页 |
| ·本章小结 | 第50-51页 |
| 第五章 数据流驱动模式下浮点脉冲压缩的 FPGA 设计 | 第51-65页 |
| ·FPGA 程序结构介绍 | 第51-56页 |
| ·FPGA 程序的数据流 | 第51-52页 |
| ·GTX 接收模块的程序设计 | 第52-53页 |
| ·数据分发模块的程序概述 | 第53-55页 |
| ·SAR 乒乓缓冲模块的设计 | 第55-56页 |
| ·数据流驱动模式的程序设计方法 | 第56页 |
| ·多模式浮点脉冲压缩的 FPGA 实现 | 第56-63页 |
| ·脉冲压缩原理介绍 | 第56-57页 |
| ·浮点脉冲压缩程序结构 | 第57页 |
| ·数据管理模块的设计 | 第57-58页 |
| ·脉冲压缩模块的实现 | 第58-60页 |
| ·浮点 FFT 核的设置与使用 | 第60-61页 |
| ·浮点运算 IP 核的设置与使用 | 第61页 |
| ·浮点脉压和定点脉压的比较 | 第61-63页 |
| ·本章小结 | 第63-65页 |
| 结束语 | 第65-67页 |
| 致谢 | 第67-69页 |
| 参考文献 | 第69-71页 |
| 硕士期间研究成果 | 第71-72页 |
