| 目录 | 第1-9页 |
| 摘要 | 第9-10页 |
| Abstract | 第10-11页 |
| 第一章 绪论 | 第11-20页 |
| ·研究背景 | 第11-14页 |
| ·纳米级物理设计面临的挑战 | 第11-13页 |
| ·SRAM 的发展趋势 | 第13-14页 |
| ·相关研究 | 第14-17页 |
| ·层次化物理设计研究 | 第14-16页 |
| ·物理设计中的互连优化技术研究 | 第16页 |
| ·大容量 SRAM 设计研究 | 第16-17页 |
| ·课题来源与研究意义 | 第17-18页 |
| ·论文的组织结构 | 第18-20页 |
| 第二章 YHFT-DX 初样芯片二级 Cache 物理设计 | 第20-43页 |
| ·SRAM_CELL 存储体的电路设计 | 第20-26页 |
| ·存储阵列 | 第20-23页 |
| ·地址译码器 | 第23-25页 |
| ·版图实现 | 第25-26页 |
| ·单个 Bank 模块的物理设计 | 第26-37页 |
| ·设计流程与数据准备 | 第26-28页 |
| ·布局规划与布局 | 第28-30页 |
| ·有用偏差 | 第30-32页 |
| ·时序收敛 | 第32-35页 |
| ·LEF 视图的提取 | 第35-36页 |
| ·设计检查 | 第36-37页 |
| ·全芯片中 Bank 体的布局结构 | 第37-40页 |
| ·二级 Cache 的互连结构 | 第37-38页 |
| ·Bank 体的布局结构 | 第38-40页 |
| ·二级 Cache 相关的时序违例 | 第40-41页 |
| ·本章小结 | 第41-43页 |
| 第三章 YHFT-DX 正样芯片二级 Cache 物理设计 | 第43-66页 |
| ·LRU 存储器的全定制设计 | 第43-52页 |
| ·LRU 存储器介绍 | 第43-44页 |
| ·电路设计 | 第44-48页 |
| ·版图设计 | 第48-50页 |
| ·电路及版图验证 | 第50-52页 |
| ·二级 Cache 顶层物理设计 | 第52-65页 |
| ·布图规划 | 第52-54页 |
| ·电源/地规划 | 第54-55页 |
| ·时钟网络设计 | 第55-58页 |
| ·信号完整性分析 | 第58-61页 |
| ·静态时序分析 | 第61-63页 |
| ·子模块的物理设计重构 | 第63-64页 |
| ·二级 Cache 的性能对比 | 第64-65页 |
| ·本章小结 | 第65-66页 |
| 第四章 结束语 | 第66-68页 |
| ·全文总结 | 第66页 |
| ·工作展望 | 第66-68页 |
| 致谢 | 第68-69页 |
| 参考文献 | 第69-72页 |
| 作者在学期间取得的学术成果 | 第72页 |