摘要 | 第1-5页 |
ABSTRACT | 第5-13页 |
第一章 引言 | 第13-27页 |
·数字通信系统的结构 | 第13-15页 |
·信道编码技术的发展史 | 第15-18页 |
·信道编码及相关概念 | 第18-20页 |
·线性分组码的基本原理 | 第20-23页 |
·线性分组码的概念 | 第20页 |
·生成矩阵和校验矩阵 | 第20-22页 |
·循环码和准循环码 | 第22-23页 |
·LDPC码的发展历史及研究现状 | 第23-24页 |
·论文涉及项目背景与论文主要研究内容介绍 | 第24-27页 |
·论文涉及项目背景 | 第24-26页 |
·论文价值及内容安排 | 第26-27页 |
第二章 LDPC编译码原理 | 第27-38页 |
·LDPC码描述和图模型表达 | 第27-28页 |
·LDPC码的环及基本LDPC码构造原则 | 第28-29页 |
·LDPC码编码 | 第29-30页 |
·LDPC码译码 | 第30-33页 |
·基于tanh规则的LLR-BP译码 | 第31-32页 |
·BP-Based 译码 | 第32页 |
·归一化BP-based译码 | 第32-33页 |
·LDPC译码器硬件结构分析及业界成果 | 第33-38页 |
·译码器的基本结构 | 第33-37页 |
·完全并行译码器 | 第33-34页 |
·串行译码器 | 第34-35页 |
·部分并行译码器 | 第35-37页 |
·目前业界LDPC译码器研究及实现成果 | 第37-38页 |
第三章 基于CMMB-STiMi标准的LDPC译码器硬件结构设计 | 第38-68页 |
·CMMB-STiMi标准综述 | 第38-39页 |
·CMMB-STiMi标准LDPC码 | 第39-40页 |
·CMMB-STiMi标准中的LDPC码校验矩阵规则 | 第40-41页 |
·基于CMMB-STiMi标准的LDPC译码器参数设置 | 第41-43页 |
·基于CMMB-STiMi标准的LDPC译码器结构设计 | 第43-63页 |
·LDPC译码器结构框图及介绍 | 第43-44页 |
·信息节点及校验节点存储模块 | 第44-57页 |
·信息节点和校验节点特殊存储规则 | 第44-56页 |
·存储模块组成 | 第56-57页 |
·校验节点更新计算模块 | 第57-62页 |
·“基于指针”的求最小值次小值方法 | 第57-61页 |
·校验节点更新计算模块组成 | 第61-62页 |
·信息节点更新计算模块 | 第62-63页 |
·基于CMMB-STiMi标准的LDPC译码器FPGA硬件实现 | 第63-68页 |
·FPGA设计流程 | 第63-64页 |
·LDPC译码器FPGA硬件实现情况 | 第64-68页 |
·系统时钟 | 第64页 |
·系统数据吞吐量 | 第64-65页 |
·硬件资源占用情况 | 第65-68页 |
第四章 基于CMMB-STiMi标准的LDPC编码器硬件结构设计 | 第68-75页 |
·CMMB-STiMi标准的LDPC编码 | 第68页 |
·基于CMMB-STiMi标准的LDPC编码器FPGA硬件实现 | 第68-75页 |
·LDPC编码器硬件开发平台(Mother board)及应用简介 | 第68-70页 |
·LDPC编码器FPGA实现设计 | 第70-75页 |
·LDPC编码器设计思路及结构框图 | 第70-72页 |
·数据吞吐率 | 第72-73页 |
·硬件资源占用情况 | 第73-75页 |
第五章 基于CMMB-STiMi标准的LDPC编译码器性能测试 | 第75-84页 |
·基于CMMB-STiMi标准的LDPC译码器性能仿真及验证 | 第75-83页 |
·验证方案 | 第75-80页 |
·方案一硬件开发平台集成电路板GMAP简介 | 第75-77页 |
·方案一的LDPC译码器硬件实现与验证架构 | 第77-78页 |
·方案二的LDPC译码器硬件实现与验证架构 | 第78-80页 |
·LDPC译码器FPGA实现功能仿真 | 第80页 |
·调试及验证结果分析 | 第80-83页 |
·基于CMMB-STiMi标准的LDPC编码器性能仿真及验证 | 第83-84页 |
第六章 结论 | 第84-85页 |
·基于 CMMB-STiMi 标准的 LDPC 编译码器设计成果 | 第84页 |
·未来工作 | 第84-85页 |
致谢 | 第85-86页 |
参考文献 | 第86-88页 |
个人简历、攻硕期间取得的研究成果 | 第88-89页 |