| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第10-17页 |
| 1.1 全数字倍频技术的进展 | 第10-11页 |
| 1.2 课题来源与意义 | 第11-13页 |
| 1.3 数字倍频器的实现载体 | 第13-14页 |
| 1.4 数字倍频器实现技术基础 | 第14-15页 |
| 1.4.1 硬件描述语言 | 第14-15页 |
| 1.4.2 PLD开发软件平台 | 第15页 |
| 1.5 论文的结构安排 | 第15-17页 |
| 第二章 全数字倍频器的基本原理与补偿方法 | 第17-25页 |
| 2.1 全数字倍频器的基本原理 | 第17-18页 |
| 2.2 数字倍频器的误差分析 | 第18-21页 |
| 2.2.1 测周期计数器的误差 | 第18-19页 |
| 2.2.2 除法器产生的误差 | 第19-21页 |
| 2.3 全数字倍频器的补偿方法 | 第21-24页 |
| 2.3.1 分数分频补偿方法 | 第21页 |
| 2.3.2 误差的余数补偿方法 | 第21-24页 |
| 2.4 本章小结 | 第24-25页 |
| 第三章 全数字倍频器的性能分析与系统组成 | 第25-30页 |
| 3.1 全数字倍频器的性能分析 | 第25-27页 |
| 3.2 全数字倍频器的组成 | 第27-29页 |
| 3.2.1 设计系统组成 | 第27-28页 |
| 3.2.2 数字倍频器模块组成 | 第28-29页 |
| 3.3 本章小结 | 第29-30页 |
| 第四章 自补偿全数字倍频器的设计 | 第30-42页 |
| 4.1 自补偿全数字倍频器的总体设计 | 第30-31页 |
| 4.1.1 外设电路设计 | 第30-31页 |
| 4.2 功能模块的设计 | 第31-41页 |
| 4.2.1 同步测周期计数器模块设计 | 第31-33页 |
| 4.2.2 自适应补偿分频器模块设计 | 第33-36页 |
| 4.2.3 其它功能模块设计 | 第36-41页 |
| 4.3 本章小结 | 第41-42页 |
| 第五章 自补偿全数字倍频器的实现 | 第42-60页 |
| 5.1 时间与事件流的分析 | 第42-44页 |
| 5.1.1 时间与事件表示 | 第42-43页 |
| 5.1.2 数字倍频器的时间与事件关系 | 第43-44页 |
| 5.2 数字倍频器模块实现 | 第44-57页 |
| 5.2.1 同步测周期计数器的HDL实现与仿真 | 第44-46页 |
| 5.2.2 自适应补偿分频器模块实现 | 第46-54页 |
| 5.2.3 频率计模块与显示模块实现 | 第54-56页 |
| 5.2.4 控制模块实现 | 第56-57页 |
| 5.3 数字倍频系统实现 | 第57-58页 |
| 5.4 本章小结 | 第58-60页 |
| 第六章 自补偿全数字倍频器的测试及其分析 | 第60-69页 |
| 6.1 模块电路的仿真测试 | 第60-61页 |
| 6.2 接.电路测试 | 第61-63页 |
| 6.2.1 数码管显示电路测试 | 第61-62页 |
| 6.2.2 整形电路路测试 | 第62-63页 |
| 6.3 自补偿全数字倍频器性能的测试 | 第63-66页 |
| 6.3.1 频率跟踪特性的测试 | 第63-64页 |
| 6.3.2 倍频精度实验 | 第64-66页 |
| 6.4 特性分析 | 第66-68页 |
| 6.5 本章小结 | 第68-69页 |
| 第七章 总结与展望 | 第69-71页 |
| 7.1 总结 | 第69-70页 |
| 7.2 展望 | 第70-71页 |
| 致谢 | 第71-72页 |
| 参考文献 | 第72-75页 |
| 附件 | 第75-87页 |
| 附件一 同步测周期计数器模块的Verilog HDL语言描述 | 第75-77页 |
| 附件二 自适应补偿分频器模块的描述 | 第77-82页 |
| 附件三 控制器、显示驱动、测频模块的Verilog HDL语言描述 | 第82-87页 |