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网络处理器中的流量整形电路模块设计

摘要第4-5页
Abstract第5页
第一章 绪论第9-13页
    1.1 研究背景及意义第9页
    1.2 国内外研究现状第9-11页
    1.3 研究内容与设计指标第11-12页
        1.3.1 研究内容第11页
        1.3.2 设计指标第11-12页
    1.4 论文结构组织第12-13页
第二章 流量整形相关技术分析对比第13-23页
    2.1 流量分类方法第13-15页
        2.1.1 基于端口号的流量分类第13页
        2.1.2 基于有效负载的流量分类第13-14页
        2.1.3 基于主机行为的流量分类第14页
        2.1.4 基于ToS的流量分类第14-15页
        2.1.5 流量分类方法分析第15页
    2.2 流量限速算法第15-19页
        2.2.1 漏桶算法第15-16页
        2.2.2 令牌桶算法第16-17页
        2.2.3 令牌桶算法拓展第17-19页
        2.2.4 限速算法分析第19页
    2.3 队列仲裁算法第19-22页
        2.3.1 轮询队列仲裁算法第20页
        2.3.2 严格优先级队列仲裁算法第20-21页
        2.3.3 彩票队列仲裁算法第21页
        2.3.4 队列仲裁算法分析第21-22页
    2.4 本章小结第22-23页
第三章 流量整形方案设计第23-33页
    3.1 网络处理器中的流量整形方案第23-26页
    3.2 流量整形子模块方案设计第26-32页
        3.2.1 流量分类模块方案设计第26-27页
        3.2.2 流量限速模块方案设计第27-29页
        3.2.3 队列仲裁模块方案设计第29-31页
        3.2.4 共享令牌分配模块方案设计第31-32页
        3.2.5 配置模块方案设计第32页
    3.3 本章小结第32-33页
第四章 流量整形硬件设计第33-49页
    4.1 流量整形顶层接口定义第33-34页
    4.2 流量分类模块硬件设计第34-36页
        4.2.1 FIFO容量统计模块硬件设计第35页
        4.2.2 分类模块硬件设计第35-36页
    4.3 流量限速模块硬件设计第36-43页
        4.3.1 时钟粒度模块硬件设计第38页
        4.3.2 令牌管理模块硬件设计第38-40页
        4.3.3 色彩标记模块硬件设计第40-42页
        4.3.4 整形、bypass通道模块硬件设计第42-43页
    4.4 队列仲裁模块硬件设计第43-45页
        4.4.1 仲裁申请模块硬件设计第43-44页
        4.4.2 基于权重和优先级的仲裁模块硬件设计第44-45页
    4.5 共享令牌分配模块硬件设计第45-46页
    4.6 用户配置模块硬件设计第46-47页
    4.7 本章小结第47-49页
第五章 仿真验证及结果分析第49-69页
    5.1 功能仿真验证第49-59页
        5.1.1 Modelsim与ISE概述第49-50页
        5.1.2 仿真验证平台第50-51页
        5.1.3 模块级仿真与验证第51-53页
        5.1.4 系统级仿真与验证第53-59页
    5.2 FPGA验证第59-61页
        5.2.1 FPGA资源消耗第59页
        5.2.2 FPGA板级验证第59-61页
    5.3 DC逻辑综合第61-63页
        5.3.1 DC工艺库设置第61页
        5.3.2 设计环境和设计约束第61-62页
        5.3.3 综合报告第62-63页
    5.4 结果分析第63-67页
        5.4.1 吞吐率分析第63-65页
        5.4.2 带宽利用率第65页
        5.4.3 峰值突发时间与桶深第65-66页
        5.4.4 限速误差率第66-67页
    5.5 本章小结第67-69页
第六章 总结与展望第69-71页
    6.1 总结第69页
    6.2 展望第69-71页
参考文献第71-75页
致谢第75-77页
攻读硕士学位期间取得的研究成果第77页

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