网络处理器中的流量整形电路模块设计
摘要 | 第4-5页 |
Abstract | 第5页 |
第一章 绪论 | 第9-13页 |
1.1 研究背景及意义 | 第9页 |
1.2 国内外研究现状 | 第9-11页 |
1.3 研究内容与设计指标 | 第11-12页 |
1.3.1 研究内容 | 第11页 |
1.3.2 设计指标 | 第11-12页 |
1.4 论文结构组织 | 第12-13页 |
第二章 流量整形相关技术分析对比 | 第13-23页 |
2.1 流量分类方法 | 第13-15页 |
2.1.1 基于端口号的流量分类 | 第13页 |
2.1.2 基于有效负载的流量分类 | 第13-14页 |
2.1.3 基于主机行为的流量分类 | 第14页 |
2.1.4 基于ToS的流量分类 | 第14-15页 |
2.1.5 流量分类方法分析 | 第15页 |
2.2 流量限速算法 | 第15-19页 |
2.2.1 漏桶算法 | 第15-16页 |
2.2.2 令牌桶算法 | 第16-17页 |
2.2.3 令牌桶算法拓展 | 第17-19页 |
2.2.4 限速算法分析 | 第19页 |
2.3 队列仲裁算法 | 第19-22页 |
2.3.1 轮询队列仲裁算法 | 第20页 |
2.3.2 严格优先级队列仲裁算法 | 第20-21页 |
2.3.3 彩票队列仲裁算法 | 第21页 |
2.3.4 队列仲裁算法分析 | 第21-22页 |
2.4 本章小结 | 第22-23页 |
第三章 流量整形方案设计 | 第23-33页 |
3.1 网络处理器中的流量整形方案 | 第23-26页 |
3.2 流量整形子模块方案设计 | 第26-32页 |
3.2.1 流量分类模块方案设计 | 第26-27页 |
3.2.2 流量限速模块方案设计 | 第27-29页 |
3.2.3 队列仲裁模块方案设计 | 第29-31页 |
3.2.4 共享令牌分配模块方案设计 | 第31-32页 |
3.2.5 配置模块方案设计 | 第32页 |
3.3 本章小结 | 第32-33页 |
第四章 流量整形硬件设计 | 第33-49页 |
4.1 流量整形顶层接口定义 | 第33-34页 |
4.2 流量分类模块硬件设计 | 第34-36页 |
4.2.1 FIFO容量统计模块硬件设计 | 第35页 |
4.2.2 分类模块硬件设计 | 第35-36页 |
4.3 流量限速模块硬件设计 | 第36-43页 |
4.3.1 时钟粒度模块硬件设计 | 第38页 |
4.3.2 令牌管理模块硬件设计 | 第38-40页 |
4.3.3 色彩标记模块硬件设计 | 第40-42页 |
4.3.4 整形、bypass通道模块硬件设计 | 第42-43页 |
4.4 队列仲裁模块硬件设计 | 第43-45页 |
4.4.1 仲裁申请模块硬件设计 | 第43-44页 |
4.4.2 基于权重和优先级的仲裁模块硬件设计 | 第44-45页 |
4.5 共享令牌分配模块硬件设计 | 第45-46页 |
4.6 用户配置模块硬件设计 | 第46-47页 |
4.7 本章小结 | 第47-49页 |
第五章 仿真验证及结果分析 | 第49-69页 |
5.1 功能仿真验证 | 第49-59页 |
5.1.1 Modelsim与ISE概述 | 第49-50页 |
5.1.2 仿真验证平台 | 第50-51页 |
5.1.3 模块级仿真与验证 | 第51-53页 |
5.1.4 系统级仿真与验证 | 第53-59页 |
5.2 FPGA验证 | 第59-61页 |
5.2.1 FPGA资源消耗 | 第59页 |
5.2.2 FPGA板级验证 | 第59-61页 |
5.3 DC逻辑综合 | 第61-63页 |
5.3.1 DC工艺库设置 | 第61页 |
5.3.2 设计环境和设计约束 | 第61-62页 |
5.3.3 综合报告 | 第62-63页 |
5.4 结果分析 | 第63-67页 |
5.4.1 吞吐率分析 | 第63-65页 |
5.4.2 带宽利用率 | 第65页 |
5.4.3 峰值突发时间与桶深 | 第65-66页 |
5.4.4 限速误差率 | 第66-67页 |
5.5 本章小结 | 第67-69页 |
第六章 总结与展望 | 第69-71页 |
6.1 总结 | 第69页 |
6.2 展望 | 第69-71页 |
参考文献 | 第71-75页 |
致谢 | 第75-77页 |
攻读硕士学位期间取得的研究成果 | 第77页 |