基于FPGA的闪存数据实时纠错技术的研究
| 摘要 | 第1-9页 |
| ABSTRACT | 第9-11页 |
| 第一章 绪论 | 第11-19页 |
| ·课题的研究背景和意义 | 第11-14页 |
| ·国内外相关工作和研究现状 | 第14-17页 |
| ·Flash Memory 发展现状 | 第14-15页 |
| ·编码理论的研究现状 | 第15-16页 |
| ·BCH 编码译码器研究现状 | 第16-17页 |
| ·主要工作及章节安排 | 第17-19页 |
| ·本文主要工作 | 第17-18页 |
| ·本文章节安排 | 第18-19页 |
| 第二章 BCH 编译码原理 | 第19-29页 |
| ·BCH 码相关概念 | 第19-23页 |
| ·有限域理论 | 第19-22页 |
| ·有限域定义 | 第19-20页 |
| ·有限域扩域的构成 | 第20-21页 |
| ·本原多项式 | 第21页 |
| ·最小多项式 | 第21-22页 |
| ·BCH 码的定义 | 第22-23页 |
| ·BCH 码编码原理 | 第23-24页 |
| ·BCH 码译码原理 | 第24-29页 |
| 第三章 BCH 编码器的设计与实现 | 第29-41页 |
| ·BCH 串行编码电路的设计 | 第29-30页 |
| ·BCH 并行编码电路的设计 | 第30-33页 |
| ·BCH 并行编码器的实现 | 第33-39页 |
| ·BCH 并行编码模块 | 第35-36页 |
| ·写控制模块 | 第36-38页 |
| ·SRAM 模块 | 第38-39页 |
| ·并行编码器的仿真与综合结果 | 第39-41页 |
| 第四章 BCH 译码器的设计与实现 | 第41-57页 |
| ·BCH 串行译码电路的设计 | 第42-45页 |
| ·伴随式计算电路 | 第42-43页 |
| ·求错位位置多项式 | 第43-44页 |
| ·Chien 搜索 | 第44-45页 |
| ·BCH 并行译码电路的设计 | 第45-49页 |
| ·并行伴随式计算电路 | 第46-48页 |
| ·并行 Chien 搜索 | 第48-49页 |
| ·BCH 并行译码器的实现 | 第49-53页 |
| ·读控制模块的实现 | 第50-52页 |
| ·Flash Memory 模块 | 第52-53页 |
| ·BCH 并行译码器的实现 | 第53-57页 |
| 第五章 总结及展望 | 第57-61页 |
| ·工作总结 | 第57-58页 |
| ·展望未来 | 第58-61页 |
| 参考文献 | 第61-65页 |
| 致谢 | 第65-67页 |
| 附录 | 第67页 |
| 一、在校期间发表的学术论文 | 第67页 |
| 二、在校期间参加的项目 | 第67页 |
| 三、在校期间获奖情况 | 第67页 |
