| 摘要 | 第1-5页 |
| Abstract | 第5-9页 |
| 第一章 引言 | 第9-11页 |
| ·频率合成技术的概述 | 第9-10页 |
| ·本文的主要工作 | 第10-11页 |
| 第二章 频率合成技术 | 第11-28页 |
| ·直接模拟频率合成技术 | 第11-16页 |
| ·相干直接频率合成技术 | 第11-13页 |
| ·相干直接频率合成 | 第13-14页 |
| ·Brute-Force 结构 | 第14页 |
| ·谐波频率合成结构 | 第14-16页 |
| ·间接模拟频率合成技术 | 第16-18页 |
| ·整数N 锁相频率合成技术 | 第16-17页 |
| ·分数N 锁相频率合成技术 | 第17-18页 |
| ·直接数字合成（DDS） | 第18-23页 |
| ·DDS 的工作原理 | 第18-21页 |
| ·DDS 的特点 | 第21-23页 |
| ·DDS+PLL 组合频率综合 | 第23-28页 |
| ·DDS 激励PLL 方案 | 第24-25页 |
| ·DDS 内环分频式方案 | 第25-26页 |
| ·PLL 内插DDS 组合方案 | 第26-27页 |
| ·环外混频式组合方案 | 第27-28页 |
| 第三章 系统级频率综合器设计介绍 | 第28-45页 |
| ·锁相环分析及仿真 | 第28-35页 |
| ·锁相环模型和传递函数 | 第28-29页 |
| ·环路滤波器 | 第29-32页 |
| ·锁相环杂散分析 | 第32-33页 |
| ·锁相环输出相位噪声 | 第33-35页 |
| ·频综中其他器件相位噪声和杂散分析 | 第35-38页 |
| ·混频器杂散 | 第35-36页 |
| ·分频器杂散 | 第36-37页 |
| ·二进制分频器 | 第37-38页 |
| ·非二进制分频器 | 第38页 |
| ·级联系统的相位噪声和杂散分析 | 第38-41页 |
| ·合成器的屏蔽设计 | 第41-43页 |
| ·频率合成器设计流程 | 第43-45页 |
| 第四章 低相噪宽带频率合成器的方案设计 | 第45-59页 |
| ·11.1～13.1 GHZ 低相噪频率合成器指标要求 | 第45页 |
| ·方案选择 | 第45-48页 |
| ·芯片选择 | 第48-49页 |
| ·系统参数设计 | 第49-57页 |
| ·混频器频率配置 | 第49页 |
| ·10GHz 点频部分设计 | 第49-50页 |
| ·点频部分锁相环环路参数设计 | 第50-52页 |
| ·大环环路参数设计 | 第52-57页 |
| ·PCB 设计 | 第57-59页 |
| 第五章 结果分析 | 第59-68页 |
| ·相位噪声测试 | 第60-66页 |
| ·杂散测试 | 第66页 |
| ·结果分析 | 第66-68页 |
| 结论 | 第68-69页 |
| 致谢 | 第69-70页 |
| 参考文献 | 第70-72页 |
| 个人简历及研究生期间的研究成果 | 第72-73页 |