吉比特网络中TCP数据流重组与交付的ASIC设计
| 摘要 | 第1-7页 |
| Abstract | 第7-8页 |
| 第一章 绪论 | 第8-17页 |
| ·研究背景、内容及意义 | 第8-9页 |
| ·国内外的发展现状 | 第9-10页 |
| ·TCP／IP协议的产生与发展 | 第10-11页 |
| ·TCP／IP协议族 | 第11-17页 |
| ·链路层协议 | 第11-13页 |
| ·IP层协议 | 第13-14页 |
| ·运输层协议 | 第14-15页 |
| ·应用层协议 | 第15-17页 |
| 第二章 传输控制协议TCP及ASIC设计流程 | 第17-23页 |
| ·传输控制协议TCP | 第17-20页 |
| ·ASIC的设计流程 | 第20-23页 |
| 第三章 TCP数据流处理模块的功能划分 | 第23-41页 |
| ·输入状态机 | 第23-26页 |
| ·寄存器堆 | 第26页 |
| ·连接的管理模块 | 第26-27页 |
| ·存储器模块 | 第27-28页 |
| ·数据错位模块 | 第28-30页 |
| ·写存储器控制状态机 | 第30-32页 |
| ·指针产生模块 | 第32-35页 |
| ·指针产生过程 | 第32-33页 |
| ·对指针产生模块的控制 | 第33-35页 |
| ·TCP数据包过滤模块 | 第35-39页 |
| ·读和写存储器地址、数据有效标志指针之间的关系 | 第35页 |
| ·对报文段的序号和有效载荷长度进行检测 | 第35-38页 |
| ·TCP数据包过滤模块的端口定义 | 第38-39页 |
| ·宏状态机模块 | 第39-41页 |
| 第四章 协议处理器的RTL级描述与功能验证 | 第41-54页 |
| ·常用硬件描述语言的简介 | 第41-43页 |
| ·Verilog HDL | 第41-42页 |
| ·System Verilog | 第42-43页 |
| ·用Verilog对各模块进行RTL描述与仿真 | 第43-50页 |
| ·输入状态机模块fsm in | 第43页 |
| ·寄存器堆 | 第43-44页 |
| ·连接管理模块 | 第44-46页 |
| ·存储模块 | 第46-47页 |
| ·数据错位模块 | 第47-48页 |
| ·写存储器控制模块 | 第48页 |
| ·指针产生模块 | 第48-49页 |
| ·数据包过滤模块 | 第49页 |
| ·宏状态机模块 | 第49-50页 |
| ·模块的整体调试 | 第50-54页 |
| 第五章 协议处理器的逻辑综合及时序分析 | 第54-65页 |
| ·协议处理器的逻辑综合 | 第54-61页 |
| ·综合工具Design Compiler的简介 | 第54-55页 |
| ·综合过程中约束条件的施加 | 第55-57页 |
| ·电路综合与综合的结果 | 第57-61页 |
| ·门级仿真 | 第61-63页 |
| ·仿真器的选择 | 第61-62页 |
| ·协议处理器的门级仿真 | 第62-63页 |
| ·协议处理器的时序分析 | 第63-65页 |
| ·静态时序分析方法的优点 | 第63-64页 |
| ·PrimeTime进行静态时序分析 | 第64-65页 |
| 结论 | 第65-68页 |
| 参考文献 | 第68-72页 |
| 致谢 | 第72-73页 |
| 附录A(攻读硕士学位期间所发表的学术论文) | 第73-74页 |
| 附录B(论文附盘文件说明) | 第74页 |
