基于FPGA的超大规模图像处理系统数据接口设计
| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-15页 |
| 第一章 绪论 | 第15-19页 |
| 1.1 研究背景及意义 | 第15-16页 |
| 1.2 研究内容 | 第16-17页 |
| 1.3 论文主要工作安排 | 第17-19页 |
| 第二章 数据传输中涉及的主要原理 | 第19-31页 |
| 2.1 ARM端软件驱动及中断服务程序 | 第19-21页 |
| 2.1.1 驱动实现原理 | 第19-20页 |
| 2.1.2 中断程序及寄存器映射 | 第20-21页 |
| 2.2 FPGA端时钟控制系统 | 第21-24页 |
| 2.2.1 时钟DCM | 第22-23页 |
| 2.2.2 时钟PLL | 第23-24页 |
| 2.3 FPGA端缓存单元设计原理 | 第24-28页 |
| 2.3.1 片上缓存 | 第25页 |
| 2.3.2 片外缓存 | 第25-28页 |
| 2.4 最终输入输出模块及优化 | 第28-31页 |
| 2.4.1 输入模块ILOGIC | 第28-29页 |
| 2.4.2 输出模块OLOGIC | 第29-30页 |
| 2.4.3 延迟单元IODELAY | 第30-31页 |
| 第三章 ARM+FPGA架构设计与实现 | 第31-51页 |
| 3.1 超大规模图像处理系统整体设计 | 第31-32页 |
| 3.1.1 系统方案设计需求 | 第31页 |
| 3.1.2 系统方案设计总体框架 | 第31-32页 |
| 3.2 ARM平台主CPU选型 | 第32-33页 |
| 3.3 系统软硬件具体实现 | 第33-51页 |
| 3.3.1 硬件连接设计 | 第33-34页 |
| 3.3.2 图像格式支持 | 第34-35页 |
| 3.3.3 U盘图像自动化上传实现 | 第35-38页 |
| 3.3.4 TQ210发送端驱动软件设计 | 第38-41页 |
| 3.3.5 FPGA接收端系统时钟设计 | 第41-43页 |
| 3.3.6 跨时钟域同步模块设计 | 第43页 |
| 3.3.7 FPGA端异步并行接口设计 | 第43-48页 |
| 3.3.8 片外缓存DDR控制逻辑设计 | 第48-51页 |
| 第四章 超大规模图像上传验证 | 第51-69页 |
| 4.1 各模块的仿真与分析 | 第51-60页 |
| 4.1.1 ARM端驱动测试 | 第51-53页 |
| 4.1.2 FPGA端接收功能仿真 | 第53-57页 |
| 4.1.3 片外缓存DDR读写模块仿真 | 第57-60页 |
| 4.2 硬件电路检测 | 第60-61页 |
| 4.3 板级综合与验证 | 第61-67页 |
| 4.3.1 综合报告及时序分析 | 第61-63页 |
| 4.3.2 在线逻辑分析 | 第63-66页 |
| 4.3.3 图像上传测试 | 第66-67页 |
| 4.4 数据上传测试及性能指标分析 | 第67-69页 |
| 4.4.1 程序flash固化 | 第67页 |
| 4.4.2 具体性能指标 | 第67-69页 |
| 第五章 总结与展望 | 第69-71页 |
| 5.1 所做工作总结 | 第69页 |
| 5.2 未来工作展望 | 第69-71页 |
| 参考文献 | 第71-75页 |
| 致谢 | 第75-77页 |
| 作者简介 | 第77-78页 |
