抗功耗攻击的分组密码协处理器的设计与实现
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 1 绪论 | 第8-13页 |
| 1.1 课题背景及意义 | 第9-10页 |
| 1.2 国内外现状 | 第10-11页 |
| 1.3 本文的主要工作 | 第11-12页 |
| 1.4 论文结构 | 第12-13页 |
| 2 分组密码协处理器设计 | 第13-31页 |
| 2.1 常用分组密码 | 第13-14页 |
| 2.2 分组密码的模式 | 第14-15页 |
| 2.3 AHB总线接口 | 第15-17页 |
| 2.4 DES/3DES协处理器设计 | 第17-22页 |
| 2.5 AES协处理器设计 | 第22-29页 |
| 2.6 本章小结 | 第29-31页 |
| 3 抗功耗攻击的设计 | 第31-40页 |
| 3.1 功耗攻击 | 第31-33页 |
| 3.2 常用抗功耗攻击的技术 | 第33-34页 |
| 3.3 DES/3DES抗功耗攻击设计 | 第34-37页 |
| 3.4 AES抗功耗攻击设计 | 第37-39页 |
| 3.5 本章小结 | 第39-40页 |
| 4 分组密码协处理器的性能评估 | 第40-46页 |
| 4.1 功能仿真 | 第40-42页 |
| 4.2 抗功耗攻击性能评估 | 第42-44页 |
| 4.3 抗功耗攻击的分组密码协处理器的开销评估 | 第44-45页 |
| 4.4 本章小结 | 第45-46页 |
| 5 总结和展望 | 第46-48页 |
| 致谢 | 第48-49页 |
| 参考文献 | 第49-53页 |
