LDPC通用编码算法研究及FPGA实现
| 表目录 | 第1-7页 |
| 图目录 | 第7-9页 |
| 摘要 | 第9-10页 |
| ABSTRACT | 第10-11页 |
| 第一章 绪论 | 第11-15页 |
| ·纠错码发展历程 | 第11-12页 |
| ·LDPC码特点及研究现状 | 第12-13页 |
| ·本文研究背景及主要内容 | 第13-15页 |
| 第二章 LDPC码现有算法分析 | 第15-23页 |
| ·LDPC码基本概念 | 第15-16页 |
| ·复杂度较低的几种LDPC码编码算法 | 第16-21页 |
| ·基于LU分解的编码算法 | 第16-17页 |
| ·基于RU分解的编码算法 | 第17-18页 |
| ·基于IRA码差分编码算法 | 第18-19页 |
| ·基于雅可比迭代的编码算法 | 第19-20页 |
| ·基于QC-LDPC的编码算法 | 第20-21页 |
| ·现有编码算法的分析比较 | 第21-22页 |
| ·本章小结 | 第22-23页 |
| 第三章 通用LDPC码编码算法研究 | 第23-37页 |
| ·通用编码算法的提出 | 第24-27页 |
| ·三种有效LU分解法在GF(2)的表述 | 第27-31页 |
| ·行主元算法 | 第27-28页 |
| ·最小行重中最小列重算法 | 第28-29页 |
| ·最小行重乘列重算法 | 第29页 |
| ·三种算法的举例说明 | 第29-31页 |
| ·关于LU分解算法的说明 | 第31页 |
| ·QC-LDPC编码算法研究 | 第31-36页 |
| ·类高斯消元法 | 第32-34页 |
| ·通用QC-LDPC码编码算法 | 第34-35页 |
| ·循环矩阵满秩的条件 | 第35-36页 |
| ·本章小结 | 第36-37页 |
| 第四章 编码算法验证及编码器设计 | 第37-51页 |
| ·通用LDPC编码方法验证 | 第37-41页 |
| ·验证三种LU分解算法 | 第37-39页 |
| ·对本文算法的验证 | 第39-40页 |
| ·对算法的经验性改进 | 第40-41页 |
| ·QC-LDPC编码算法验证 | 第41-42页 |
| ·编码器结构设计 | 第42-49页 |
| ·通用编码器模块结构设计 | 第42-45页 |
| ·编码器整体结构设计 | 第45-46页 |
| ·QC-LDPC编码器结构设计 | 第46-49页 |
| ·本章小结 | 第49-51页 |
| 第五章 编码器的FPGA实现 | 第51-61页 |
| ·FPGA简介 | 第51-54页 |
| ·FPGA基本架构 | 第51-52页 |
| ·FPGA开发流程 | 第52-54页 |
| ·编码器设计的软硬件平台 | 第54-56页 |
| ·软件工具 | 第54-55页 |
| ·硬件平台 | 第55-56页 |
| ·编码器时序仿真及综合 | 第56-60页 |
| ·通用编码器时序仿真 | 第56-58页 |
| ·通用编码器综合 | 第58-59页 |
| ·QC-LDPC编码器时序仿真 | 第59-60页 |
| ·QC-LDPC编码器综合 | 第60页 |
| ·本章小结 | 第60-61页 |
| 结束语 | 第61-62页 |
| 致谢 | 第62-63页 |
| 参考文献 | 第63-65页 |
| 作者在学期间取得的学术成果 | 第65-66页 |
| 附录A CMMB中校验矩阵按准循环结构的表示 | 第66-67页 |
