| 摘要 | 第4-6页 |
| ABSTRACT | 第6-7页 |
| 缩略语 | 第15-17页 |
| 第1章 绪论 | 第17-23页 |
| 1.1 课题背景与研究意义 | 第17-18页 |
| 1.2 国内外研究现状 | 第18-21页 |
| 1.2.1 100GE物理层及PCS的研究现状 | 第18-19页 |
| 1.2.2 全数字锁相环国内外研究现状 | 第19-21页 |
| 1.3 论文的主要工作 | 第21-23页 |
| 1.3.1 研究目标 | 第21页 |
| 1.3.2 研究内容 | 第21页 |
| 1.3.3 组织结构 | 第21-23页 |
| 第2章 100G以太网标准及物理层结构 | 第23-31页 |
| 2.1 以太网技术及其发展历史 | 第23-24页 |
| 2.2 100G以太网标准 | 第24-25页 |
| 2.2.1 IEEE802.3ba标准 | 第24-25页 |
| 2.2.2 IEEE802.3bm~(TM)/D1.1标准 | 第25页 |
| 2.3 100G以太网物理层体系结构 | 第25-26页 |
| 2.4 PCS的主要功能与工作原理 | 第26-29页 |
| 2.4.1 PCS的主要功能 | 第26-27页 |
| 2.4.2 PCS的工作原理 | 第27-29页 |
| 2.5 本章小结 | 第29-31页 |
| 第3章 数字锁相环技术 | 第31-47页 |
| 3.1 ADPLL的系统结构 | 第31-34页 |
| 3.1.1 锁相环基本原理 | 第31-32页 |
| 3.1.2 ADPLL基本结构 | 第32-33页 |
| 3.1.3 ADPLL的主要性能指标 | 第33-34页 |
| 3.2 数控振荡器 | 第34-39页 |
| 3.3 ADPLL中的噪声 | 第39-43页 |
| 3.3.1 器件噪声 | 第40-41页 |
| 3.3.2 电源噪声 | 第41-42页 |
| 3.3.3 衬底噪声 | 第42-43页 |
| 3.4 振荡器相位噪声的时域模型 | 第43-46页 |
| 3.4.1 非累积性抖动 | 第43-44页 |
| 3.4.2 累积性抖动 | 第44-46页 |
| 3.5 本章小结 | 第46-47页 |
| 第4章 100GE发送端PCS的结构设计 | 第47-63页 |
| 4.1 100GE物理层系统架构 | 第47-48页 |
| 4.2 64B/66B编码器 | 第48-51页 |
| 4.2.1 编码原理 | 第48-50页 |
| 4.2.2 64B/66B编码器结构 | 第50-51页 |
| 4.3 扰码器 | 第51-54页 |
| 4.3.1 工作原理 | 第51页 |
| 4.3.2 并行扰码器 | 第51-54页 |
| 4.4 多通道分发模块 | 第54-58页 |
| 4.4.1 分发原理 | 第54-55页 |
| 4.4.2 对齐标志插入 | 第55-57页 |
| 4.4.3 MLD模块 | 第57-58页 |
| 4.5 变速箱 | 第58-62页 |
| 4.5.1 基于两级移位寄存器的66:8变速箱 | 第58-60页 |
| 4.5.2 基于轮循存储方式的66:8变速箱 | 第60-62页 |
| 4.6 本章小结 | 第62-63页 |
| 第5章 100GE发送端PCS电路的设计与实现 | 第63-85页 |
| 5.1 PCS发送端电路设计 | 第63-72页 |
| 5.1.1 数据发生器设计 | 第64-65页 |
| 5.1.2 64B/66B编码器设计 | 第65-67页 |
| 5.1.3 高速并行扰码器的流水线设计 | 第67-69页 |
| 5.1.4 MLD模块 | 第69-70页 |
| 5.1.5 66:8变速箱和计数器 | 第70页 |
| 5.1.6 对齐标志产生电路 | 第70-71页 |
| 5.1.7 PCS电路的功能仿真 | 第71-72页 |
| 5.2 PCS电路的综合与综合后仿真 | 第72-74页 |
| 5.3 PCS电路的后端设计 | 第74-80页 |
| 5.3.1 电源/地Pad规划 | 第74-75页 |
| 5.3.2 电源环设计 | 第75-76页 |
| 5.3.3 电源条设计 | 第76页 |
| 5.3.4 时钟树综合 | 第76-77页 |
| 5.3.5 布线 | 第77页 |
| 5.3.6 静态时序分析 | 第77-80页 |
| 5.4 版图设计、后仿真及芯片测试 | 第80-84页 |
| 5.5 本章小结 | 第84-85页 |
| 第6章 100GE发送端PCS时钟电路设计 | 第85-105页 |
| 6.1 100GE发送端PCS时钟电路 | 第85-86页 |
| 6.2 半定制电路设计 | 第86-88页 |
| 6.2.1 5分频/4分频器设计 | 第86-87页 |
| 6.2.2 33分频器设计 | 第87-88页 |
| 6.3 全定制电路设计 | 第88-97页 |
| 6.3.1 高速4分频器设计 | 第88-90页 |
| 6.3.2 超前/滞后鉴相器设计 | 第90-91页 |
| 6.3.3 数控振荡器设计 | 第91-93页 |
| 6.3.4 鉴频鉴相控制器设计 | 第93-97页 |
| 6.4 时钟电路的版图设计与芯片测试 | 第97-103页 |
| 6.5 本章小结 | 第103-105页 |
| 第7章 总结与展望 | 第105-107页 |
| 7.1 全文总结 | 第105-106页 |
| 7.2 研究展望 | 第106-107页 |
| 致谢 | 第107-109页 |
| 参考文献 | 第109-115页 |
| 作者攻读博士学位期间发表的论文目录 | 第115页 |