| 摘要 | 第4-6页 |
| Abstract | 第6-7页 |
| 第1章 绪论 | 第14-33页 |
| 1.1 课题背景及研究的目的和意义 | 第14-15页 |
| 1.2 国内外研究现状 | 第15-22页 |
| 1.2.1 国外研究现状 | 第15-21页 |
| 1.2.2 国内研究现状 | 第21-22页 |
| 1.3 背景知识 | 第22-29页 |
| 1.3.1 LDPC码 | 第22-24页 |
| 1.3.2 LDPC码的译码算法 | 第24-27页 |
| 1.3.3 LDPC码的译码迭代方案 | 第27-29页 |
| 1.4 本文的主要研究内容 | 第29-32页 |
| 1.4.1 双归一化修正最小和译码算法 | 第30页 |
| 1.4.2 并行最小—次小运算方法及其硬件设计 | 第30-31页 |
| 1.4.3 部分并行QC-LDPC码译码器结构研究 | 第31页 |
| 1.4.4 部分并行QC-LDPC码译码器的实例设计与原型验证 | 第31-32页 |
| 1.5 论文结构 | 第32-33页 |
| 第2章 双修正归一化最小和译码算法研究 | 第33-52页 |
| 2.1 引言 | 第33页 |
| 2.2 双修正归一化最小和（DN-MS）算法 | 第33-43页 |
| 2.2.1 MS算法与NMS算法 | 第33-35页 |
| 2.2.2 DN-MS算法 | 第35-36页 |
| 2.2.3 NMS算法与DN-MS算法的比较 | 第36-38页 |
| 2.2.4 实验结果与分析 | 第38-43页 |
| 2.3 DN-MS算法的定点化研究 | 第43-50页 |
| 2.3.1 仿真模型 | 第45页 |
| 2.3.2 基于仿真的定点化方法 | 第45-48页 |
| 2.3.3 改进的仿真法 | 第48-50页 |
| 2.4 本章小结 | 第50-52页 |
| 第3章 并行最小—次小运算方法及其硬件设计 | 第52-68页 |
| 3.1 引言 | 第52-53页 |
| 3.2 改进的XS方法（MXS）及电路设计 | 第53-61页 |
| 3.2.1 MXS方法及电路设计 | 第54-56页 |
| 3.2.2 MXS方法电路面积与时间延迟计算 | 第56-61页 |
| 3.3 一种新的树形方法（NTS）及电路设计 | 第61-65页 |
| 3.3.1 NTS方法及电路设计 | 第61页 |
| 3.3.2 NTS方法电路面积与时间延迟计算 | 第61-65页 |
| 3.4 实验结果与分析 | 第65-66页 |
| 3.5 本章小结 | 第66-68页 |
| 第4章 基于DN-MS算法的部分并行QC-LDPC码译码器结构设计 | 第68-89页 |
| 4.1 引言 | 第68-69页 |
| 4.2 DN-MS部分并行译码器并行度的设计 | 第69-73页 |
| 4.2.1 LDPC译码器并行度分类 | 第69-70页 |
| 4.2.2 DN-MS部分并行译码器并行度的设计 | 第70-73页 |
| 4.3 DN-MS部分并行译码器结构设计 | 第73-75页 |
| 4.4 DN-MS算法的并行运算单元设计 | 第75-76页 |
| 4.5 DN-MS部分并行译码器数据存储方案研究 | 第76-83页 |
| 4.5.1 按列顺序存储的方法 | 第77-81页 |
| 4.5.2 按行顺序存储的方法 | 第81-82页 |
| 4.5.3 数据读写的进一步优化 | 第82-83页 |
| 4.6 预译码设计 | 第83-87页 |
| 4.7 本章小结 | 第87-89页 |
| 第5章 WiMAX系统中QC-LDPC码译码器设计与实现 | 第89-101页 |
| 5.1 引言 | 第89页 |
| 5.2 WiMAX系统中QC-LDPC码译码器算法级设计 | 第89-92页 |
| 5.2.1 WiMAX系统中的LDPC码 | 第89-90页 |
| 5.2.2 修正因子的确定以及数据的定点化 | 第90-92页 |
| 5.3 WiMAX系统中QC-LDPC码译码器硬件实现与测试 | 第92-100页 |
| 5.3.1 RTL级设计 | 第92-93页 |
| 5.3.2 FPGA原型验证 | 第93-97页 |
| 5.3.3 基于ASIC的实现结果 | 第97-100页 |
| 5.4 本章小结 | 第100-101页 |
| 结论 | 第101-103页 |
| 参考文献 | 第103-114页 |
| 攻读博士学位期间发表的论文及其他成果 | 第114-117页 |
| 致谢 | 第117-118页 |
| 个人简历 | 第118页 |
