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基于高速缓存的图像采集及传输技术设计研究

摘要第5-6页
abstract第6页
第1章 绪论第10-14页
    1.1 本课题研究的背景第10-11页
    1.2 本课题的国内外研究现状第11-12页
    1.3 本课题研究的意义第12-13页
    1.4 本课题的内容及结构第13-14页
第2章 DDR3 SDRAM存储器的基本理论第14-28页
    2.1 DRAM存储器的发展第14页
    2.2 DRAM存储器的基本结构与特性第14-16页
    2.3 DDR3 SDRAM存储器的基本结构第16-17页
    2.4 DDR3 SDRAM存储器的技术特征第17-19页
        2.4.1 DDR3 SDRAM存储器的新特性第17-18页
        2.4.2 DDR3 SDRAM存储器的低功耗技术第18-19页
    2.5 DDR3 SDRAM存储器的命令分析第19-21页
        2.5.1 DDR3 SDRAM关键信号说明第19-20页
        2.5.2 DDR3 SDRAM寄存器说明第20-21页
    2.6 DDR3 SDRAM存储器的工作过程第21-27页
        2.6.1 DDR3 SDRAM的上电和初始化第21-23页
        2.6.2 DDR3 SDRAM的状态转换第23-24页
        2.6.3 DDR3 SDRAM的时序分析第24-27页
    2.7 本章小结第27-28页
第3章 图像采集及传输技术的硬件电路设计第28-43页
    3.1 图像采集及传输技术结构简介第28-29页
    3.2 FPGA芯片的选型第29页
    3.3 CMOS图像传感器CYII5FM1300AB驱动电路设计第29-33页
        3.3.1 CYII5FM1300AB主要性能及结构第29-31页
        3.3.2 CYII5FM1300AB电源管理与外围配置电路设计第31-33页
    3.4 FPGA最小系统电路设计第33-35页
        3.4.1 FPGA供电电路设计第33-34页
        3.4.2 FPGA系统时钟电路设计第34-35页
        3.4.3 FPGA配置电路设计第35页
    3.5 DDR3 SDRAM存储器接口电路设计第35-38页
        3.5.1 DDR3 SDRAM存储器芯片主要特性第36页
        3.5.2 DDR3 SDRAM存储器外围接口电路设计第36-38页
    3.6 Cameralink接口电路设计第38-41页
        3.6.1 Cameralink协议简介第38页
        3.6.2 Cameralink接口芯片介绍第38-40页
        3.6.3 Cameralink接口电路设计第40-41页
    3.7 图像采集及传输技术的速度匹配第41-42页
        3.7.1 各模块速度第41页
        3.7.2 各模块间速度匹配第41-42页
    3.8 本章小结第42-43页
第4章 图像采集及传输技术的程序设计第43-61页
    4.1 FPGA程序设计开发环境及开发语言第43-44页
    4.2 FPGA的程序结构第44-46页
    4.3 CMOS图像传感器CYII5FM1300AB逻辑设计第46-49页
        4.3.1 CYII5FM1300AB时序分析第46-48页
        4.3.2 CYII5FM1300AB逻辑驱动仿真结果分析第48-49页
    4.4 读写FIFO的逻辑设计第49-50页
    4.5 DDR3 SDRAM控制器的逻辑设计第50-58页
        4.5.1 DDR3控制器的IP核参数介绍第50-52页
        4.5.2 DDR3控制器的IP核设计第52-57页
        4.5.3 DDR3控制器用户接口设计第57-58页
    4.6 Cameralink接口的逻辑设计第58-60页
        4.6.1 Cameralink串口通信逻辑驱动设计第58-59页
        4.6.2 Cameralink数据传输逻辑驱动设计第59-60页
    4.7 本章小结第60-61页
第5章 图像采集及传输技术的验证与分析第61-65页
    5.1 验证流程第61-63页
    5.2 实时性分析第63-64页
    5.3 设计中注意的事项第64页
    5.4 本章小结第64-65页
结论第65-66页
参考文献第66-70页
攻读硕士学位期间发表的论文及取得的科研成果第70-71页
致谢第71页

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