SEP6210芯片AES加解密模块的设计
| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第一章 绪论 | 第9-13页 |
| 1.1 论文的背景概述 | 第9-10页 |
| 1.2 研究现状 | 第10-11页 |
| 1.3 研究目标 | 第11页 |
| 1.4 论文主要内容及结构安排 | 第11-13页 |
| 第二章 SEP6210中AES算法简介 | 第13-27页 |
| 2.1 AES算法数学基础 | 第13-16页 |
| 2.1.1 有限域的定义 | 第13-14页 |
| 2.1.2 有限域GF(2~8)数学运算 | 第14-16页 |
| 2.2 SEP6210中AES算法流程 | 第16-23页 |
| 2.2.1 加密过程 | 第18-20页 |
| 2.2.2 解密过程 | 第20-22页 |
| 2.2.3 密钥扩展编排 | 第22-23页 |
| 2.3 SEP6210资源受限设计准则 | 第23-25页 |
| 2.4 本章小结 | 第25-27页 |
| 第三章 AES加解密核的设计与优化 | 第27-39页 |
| 3.1 AES加解密核结构 | 第27页 |
| 3.2 S盒设计 | 第27-34页 |
| 3.2.1 组合逻辑实现 | 第28-29页 |
| 3.2.2 GF(2~8)降阶实现 | 第29-31页 |
| 3.2.3 查找表实现 | 第31-33页 |
| 3.2.4 S盒实现方法分析与比较 | 第33-34页 |
| 3.3 列变换设计 | 第34-36页 |
| 3.4 轮密钥扩展设计 | 第36-37页 |
| 3.5 本章小结 | 第37-39页 |
| 第四章 AES加解密模块的设计与实现 | 第39-49页 |
| 4.1 AES模块总体结构 | 第39-41页 |
| 4.2 AES加解密模块接口定义 | 第41-46页 |
| 4.2.1 接口信号描述 | 第41-42页 |
| 4.2.2 寄存器描述 | 第42-46页 |
| 4.3 AES模块工作模式 | 第46-47页 |
| 4.4 本章小结 | 第47-49页 |
| 第五章 验证及结果分析 | 第49-61页 |
| 5.1 RTL代码仿真 | 第49-54页 |
| 5.1.1 数据处理模式加解密验证 | 第50-51页 |
| 5.1.2 数据流处理模式加解密验证 | 第51-54页 |
| 5.2 ASIC测试 | 第54-60页 |
| 5.2.1 数据处理模式加解密验证 | 第54-56页 |
| 5.2.2 数据流处理模式加解密验证 | 第56-60页 |
| 5.3 本章小结 | 第60-61页 |
| 第六章 总结与展望 | 第61-63页 |
| 6.1 总结 | 第61页 |
| 6.2 展望 | 第61-63页 |
| 参考文献 | 第63-67页 |
| 致谢 | 第67-69页 |
| 攻读硕士学位期间发表的论文 | 第69页 |
