| 摘要 | 第4-6页 |
| ABSTRACT | 第6-7页 |
| 目录 | 第8-11页 |
| 插图目录 | 第11-12页 |
| 列表目录 | 第12-13页 |
| 缩略词说明 | 第13-14页 |
| 第一章 绪论 | 第14-19页 |
| 1.1 课题背景、目的和意义 | 第14-17页 |
| 1.1.1 课题背景 | 第14-16页 |
| 1.1.2 课题目的和意义 | 第16-17页 |
| 1.2 本文的研究内容和主要贡献 | 第17-18页 |
| 1.2.1 基于CMMB标准的LDPC码解码器设计 | 第17页 |
| 1.2.2 LDPC-SPC乘积码性能研究 | 第17页 |
| 1.2.3 极化码编码器的硬件实现及一种改进的解码算法 | 第17-18页 |
| 1.3 论文结构 | 第18页 |
| 1.4 课题来源 | 第18-19页 |
| 第二章 LDPC码基础 | 第19-26页 |
| 2.1 本章概述 | 第19页 |
| 2.2 线性分组码 | 第19-20页 |
| 2.3 二进制LDPC码的定义及Tanner图 | 第20-21页 |
| 2.4 二进制LDPC码解码算法 | 第21-26页 |
| 2.4.1 BP解码算法 | 第21-24页 |
| 2.4.2 Min-Sum解码算法 | 第24页 |
| 2.4.3 Layer解码算法 | 第24-26页 |
| 第三章 基于CMMB标准的LDPC解码器设计 | 第26-36页 |
| 3.1 本章概述 | 第26页 |
| 3.2 CMMB标准的LDPC码结构 | 第26-28页 |
| 3.3 解码算法及性能仿真 | 第28-30页 |
| 3.3.1 CMMB标准的LDPC码解码算法 | 第28页 |
| 3.3.2 非规则量化策略 | 第28-29页 |
| 3.3.3 仿真结果与比较 | 第29-30页 |
| 3.4 CMMB标准的LDPC解码器架构 | 第30-35页 |
| 3.4.1 解码器的整体架构 | 第30-32页 |
| 3.4.2 存储结构 | 第32页 |
| 3.4.3 CNU结构 | 第32-33页 |
| 3.4.4 列重为2的层的处理 | 第33-34页 |
| 3.4.5 提前检测 | 第34-35页 |
| 3.5 解码器设计性能比较 | 第35页 |
| 3.6 本章小结 | 第35-36页 |
| 第四章 LDPC-SPC乘积码性能研究 | 第36-41页 |
| 4.1 本章概述 | 第36-37页 |
| 4.2 LDPC-SPC乘积码的解码算法及性能仿真 | 第37-40页 |
| 4.2.1 误差平底的产生 | 第37页 |
| 4.2.2 LDPC-SPC乘积码和解码算法 | 第37-39页 |
| 4.2.3 结果及讨论 | 第39-40页 |
| 4.3 本章小结 | 第40-41页 |
| 第五章 极化码编码器的硬件实现及一种改进的解码算法 | 第41-58页 |
| 5.1 本章概述 | 第41页 |
| 5.2 极化码基础 | 第41-46页 |
| 5.2.1 BDMC信道特性 | 第41-42页 |
| 5.2.2 信道极化现象 | 第42-44页 |
| 5.2.3 信道合并和信道拆分 | 第44-46页 |
| 5.3 极化码编码器的硬件实现 | 第46-50页 |
| 5.3.1 极化码编码及生成矩阵 | 第46-47页 |
| 5.3.2 编码器基本模块 | 第47-48页 |
| 5.3.3 读取和存储机制 | 第48-50页 |
| 5.4 一种改进的极化码解码算法 | 第50-56页 |
| 5.4.1 传统的连续消除解码算法 | 第51-52页 |
| 5.4.2 改进的连续消除解码算法 | 第52-54页 |
| 5.4.3 解码性能分析与比较 | 第54-56页 |
| 5.5 极化码与LDPC码比较 | 第56-57页 |
| 5.5.1 极化码与LDPC码性能仿真 | 第56-57页 |
| 5.5.2 极化码与LDPC码优缺点比较 | 第57页 |
| 5.6 本章小结 | 第57-58页 |
| 第六章 总结与展望 | 第58-60页 |
| 6.1 本文总结 | 第58页 |
| 6.2 未来工作展望 | 第58-60页 |
| 致谢 | 第60-61页 |
| 参考文献 | 第61-65页 |
| 攻读硕士学位期间的工作和成果 | 第65-66页 |
