| 摘要 | 第9-10页 |
| ABSTRACT | 第10页 |
| 第一章 绪论 | 第11-18页 |
| 1.1 课题背景研究 | 第11-14页 |
| 1.1.1 处理器发展现状 | 第11页 |
| 1.1.2 多核处理器面临的挑战 | 第11-14页 |
| 1.2 课题来源 | 第14-16页 |
| 1.3 本文的研究内容及组织结构 | 第16-18页 |
| 1.3.1 本文研究内容 | 第16-17页 |
| 1.3.2 本文组织结构 | 第17-18页 |
| 第二章 硬件同步单元的研究与实现 | 第18-37页 |
| 2.1 同步方案研究 | 第18-23页 |
| 2.1.1 存储一致性模型 | 第18-19页 |
| 2.1.2 硬件同步机制与软件同步机制 | 第19-21页 |
| 2.1.3 硬件锁同步机制 | 第21-22页 |
| 2.1.4 硬件栅栏同步机制 | 第22-23页 |
| 2.2 硬件同步单元功能分析及应用设计 | 第23-27页 |
| 2.2.1 硬件同步锁功能分析 | 第24-25页 |
| 2.2.2 硬件同步栅栏功能分析 | 第25页 |
| 2.2.3 基于硬件同步的存储一致性应用设计 | 第25-27页 |
| 2.3 基于分布式的硬件同步单元模块实现 | 第27-36页 |
| 2.3.1 分布式硬件同步单元总体结构设计 | 第27-28页 |
| 2.3.2 硬件同步单元子体结构设计 | 第28-32页 |
| 2.3.3 模块工作机制 | 第32-36页 |
| 2.4 本章小结 | 第36-37页 |
| 第三章 PCIE-NI转接桥的研究与实现 | 第37-55页 |
| 3.1 PCIE-NI转接桥设计需求分析 | 第37-41页 |
| 3.1.1 NI接口协议分析 | 第37-39页 |
| 3.1.2 PCIE IP核接口协议分析 | 第39-41页 |
| 3.2 PCIE-NI转接桥功能分析 | 第41-44页 |
| 3.2.1 总体功能结构划分 | 第41-42页 |
| 3.2.2 PCIE主机转接桥功能分析 | 第42-43页 |
| 3.2.3 PCIE从机转接桥功能分析 | 第43-44页 |
| 3.2.4 异步对接结构选择 | 第44页 |
| 3.3 PCIE-NI转接桥模块实现 | 第44-54页 |
| 3.3.1 PCIE主机转接桥模块实现 | 第45-51页 |
| 3.3.2 PCIE从机转接桥模块实现 | 第51-54页 |
| 3.4 本章小节 | 第54-55页 |
| 第四章 硬件同步单元与PCIE-NI转接桥的功能验证与综合 | 第55-72页 |
| 4.1 验证策略分析 | 第55-57页 |
| 4.2 模块级验证 | 第57-65页 |
| 4.2.1 硬件同步单元验证 | 第57-62页 |
| 4.2.2 PCIE-NI转接桥验证 | 第62-65页 |
| 4.3 系统级验证 | 第65-66页 |
| 4.4 性能分析 | 第66-69页 |
| 4.5 逻辑综合 | 第69-71页 |
| 4.6 本章小节 | 第71-72页 |
| 第五章 结束语 | 第72-74页 |
| 5.1 全文总结 | 第72-73页 |
| 5.2 工作展望 | 第73-74页 |
| 致谢 | 第74-75页 |
| 参考文献 | 第75-79页 |
| 作者在学期间取得的学术成果 | 第79页 |