一种三段式高精度宽量程时间数字转换电路设计
摘要 | 第4-5页 |
Abstract | 第5页 |
第一章 绪论 | 第8-14页 |
1.1 研究背景与意义 | 第8页 |
1.2 国内外研究现状与发展趋势 | 第8-11页 |
1.2.1 国内外研究现状 | 第8-10页 |
1.2.2 发展趋势 | 第10-11页 |
1.3 研究内容与设计指标 | 第11页 |
1.3.1 研究内容 | 第11页 |
1.3.2 设计指标 | 第11页 |
1.4 论文组织结构 | 第11-14页 |
第二章 TDC量化原理与方法 | 第14-26页 |
2.1 时间数字转换量化原理 | 第14-16页 |
2.2 单一模式TDC结构 | 第16-22页 |
2.2.1 计数器型TDC结构 | 第16-18页 |
2.2.2 延迟型TDC | 第18-19页 |
2.2.3 压控延迟型TDC | 第19-21页 |
2.2.4 差模延迟线型TDC | 第21-22页 |
2.3 两段式TDC组合原理 | 第22-24页 |
2.3.1 两段式TDC组合方式 | 第22-23页 |
2.3.2 两段式TDC无缝衔接约束 | 第23-24页 |
2.4 本章小结 | 第24-26页 |
第三章 TDC非理想特性分析 | 第26-36页 |
3.1 TDC非理想时钟特性 | 第26-27页 |
3.1.1 非理想时钟特性表征 | 第26-27页 |
3.1.2 各种时钟结构理想特性比较 | 第27页 |
3.2 非理想状态锁存 | 第27-34页 |
3.2.1 误码根源分析 | 第27-28页 |
3.2.2 不同译码电路的误码比较 | 第28-30页 |
3.2.3 不同译码电路误码率评判模型 | 第30-34页 |
3.3 基于非理想约束的时钟信号选择 | 第34-35页 |
3.4 本章小结 | 第35-36页 |
第四章 三段式TDC电路设计 | 第36-50页 |
4.1 三段式TDC系统理论基础 | 第36-39页 |
4.1.1 多段式TDC设计理论 | 第36-37页 |
4.1.2 三段式TDC设计方法 | 第37-39页 |
4.2 三段式TDC系统架构与电路设计 | 第39-42页 |
4.2.1 三段式TDC系统架构 | 第39-40页 |
4.2.2 三段式TDC电路设计 | 第40-42页 |
4.3 电路模块设计 | 第42-48页 |
4.3.1 Dual-DLL电路 | 第42-44页 |
4.3.2 双模式高段位LFSR计数器 | 第44页 |
4.3.3 中段量化后剩余时间提取电路 | 第44-45页 |
4.3.4 低段位Venier-TDC电路 | 第45-46页 |
4.3.5 初相调整电路 | 第46-47页 |
4.3.6 延迟单元电路设计 | 第47-48页 |
4.4 本章小结 | 第48-50页 |
第五章 三段式TDC系统仿真与版图设计 | 第50-62页 |
5.1 仿真环境与条件 | 第50页 |
5.2 三段式TDC关键模块仿真分析 | 第50-57页 |
5.2.1 Dual-DLL模块仿真分析 | 第50-52页 |
5.2.2 边沿预处理电路仿真分析 | 第52页 |
5.2.3 低段位电路仿真分析 | 第52-53页 |
5.2.4 低段位环振稳定性对比仿真分析 | 第53-55页 |
5.2.5 单位延迟单元仿真分析 | 第55-56页 |
5.2.6 译码电路仿真分析 | 第56-57页 |
5.3 三段式TDC系统仿真分析 | 第57-59页 |
5.4 三段式TDC版图设计 | 第59-61页 |
5.4.1 TDC电路版图设计中的注意事项 | 第59页 |
5.4.2 整体电路版图设计 | 第59-61页 |
5.5 本章小结 | 第61-62页 |
第六章 TDC测试验证 | 第62-74页 |
6.1 测试环境与平台 | 第62-65页 |
6.1.1 测试仪器与测试平台 | 第62-63页 |
6.1.2 PCB测试准备 | 第63-65页 |
6.2 芯片功能测试 | 第65-69页 |
6.2.1 激励信号测试 | 第65页 |
6.2.2 高精度TDC功能测试 | 第65-67页 |
6.2.3 测试数据读出平台 | 第67-69页 |
6.3 数据测试及分析 | 第69-72页 |
6.4 性能对比与结果分析 | 第72-73页 |
6.5 本章小结 | 第73-74页 |
第七章 总结与展望 | 第74-76页 |
7.1 总结 | 第74页 |
7.2 展望 | 第74-76页 |
参考文献 | 第76-78页 |
致谢 | 第78-80页 |
攻读硕士学位期间发表的论文 | 第80页 |